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ARQUITECTURA DE COMPUTADORAS TERCERA EDTCI~N
M.- Morris Mano Universidad Estatal de Califoda en LOS Angeles
TRADUCCI~N:
MIGUEL ANGEL MART~NU SARMIENTO ~ S I TWNICA: ~ N AGUST~NSUAREZ FERNANDEZ Departamento de Ingeniería Ektrica Universidad Aui6noma Metropolitana Iztapalapa, Mdxico
M&Argentina Brasil Colombia Costa &a Cbiie Ecuador España Guatemala Panamá PerG Puerto Rico Uniguay *Venezuela
.Acquisiti*mkditoi: P& Jamm Wuction editor: ]en* W m
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.sherep C o o d m
editor: hrbnr'i
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MORRIS MANO: AXQWlX€TUM DE COMPUTADORAS 316d. Traducido de la terreta d i del ingiés: COMPUnR SYSTEM ARCkmEmuRE
Rohibida la repducción total o parcial ,de'esta obra, pc e¿ib.
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o m e i d o sin auborización por d t o del
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1% resa Ia @a edición en espaiiol pubiicada por: PRENTICE HALL ~ A N O ~ C A N A ~ , Q , .
DEüECH05 RESERVAWS
Atlacomuioo Nfim. 5 0 0 - 5 O Pisa Col. Zndustrial A m 53519, Naucalpan de J u h z , Edo. dc Mexiw ISBN Mw60.3614 de la Nacional la Indushia Editorial, M.N a: MiembroEfiglish Language Edition P u b W by Cgmara
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Original
Copyright O 1993 Al1 Righb Reswvd
by Prentice Hall Lrsc.
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ARQUITECTURA DE COMPUTADORAS
Prefacio
CAPfRiLO UNO Circuitos de Idpica digital
1-2 Compuertas 16gicas 1-3 kgebra Booleana Complemento de u~uifurzci6n 11 1-4 Smplificaci6n por tnapas S i m p l t w n del producto de h s sumas Condiciones "m h p h " 17 1-5 Circuitos combinatorios Semisumadur 21 S u d w complefu (o total) 1-6 Flip flops f l i p w SR . 24 Flip pcip D 25 Flip flop JK 25 FíipfZop T 26 26 Ffip jlqv dispnrado por -el glnnco
Tablas #d'W
28
1-7 Circuitos secuencialk Ecuacbnes de &a& de Ios jlip fropc Tabla de estado 31 Diagrama de estado 33 Ejemplo de -diseffo 34 "
30
1
2-2
Circuitos integrados Decodificadores
2-3
DecodiJcad~ de eompmia NAND Expancidn del demdi$imdm 48 Cod$cadores 49 Multiplexom
2-1
2-5
2-6 2-7
B&gistn>s & c o ~ i e n t o Registro de -miento bidimcional con carga +la 56 Contadores binarios
mnkmqm3
I.u
i
&4
I
EX
Unidad de memoria Memariadewmwv&t& Menimin dio de ¡dura Tipos de ROM 66 Problemas Referencias
63 65
m
! 1
CAP~TUD TRES
Representacihn de datos w
3-1
Tipos de datos Sistmw numéricoc
m
72
RqmenWndecrnial 3-2
Rqmentach alfanurn&m Comp~tos CompktoI d 79
76
. -.
3-4 3-5
81 Resb de n i I m sin signo Rép-tadh de'*piuitofijo )ilP R e p r e s e n M de enteros 83 unhetia 84*-a34#9 Resfa arifmética 85 ha--SobrgIt~jo 85 -~ Y L Rqmsmtación del punto fijo den'nral Representación con p.unto.flotante
*1
Otros códigos bina&
d
1
1
w
C6digo Gray 89 Okm d i g m decimales 90 Otros digas dfirnr~mdrh 92 Cbdigos de detección dé emir - 1 Problemas mReferencias
m
3-6
-
C A P W CUATRO
Transferencia de r k g h t ~ y~ microoperaciones mil
4-3 Transferencia de canal y de memoria Canal de bus de tres mtados 106 T r n n s m de memoria 108 S u d o r sustractm binario
21'1
-1nmentadoT b i m h 112 Circuito arit rnético 113 4-9: Microoperaciones 16giras
44 4-7
Lista de micrqueracion& I @ h s Implantsición de h r d w r e TI 7 Algunas aplicaciónts 118 Microoperaciones de corrimiento Implantación dd hardwre 122 Unidad de corrimiento 16glco aritmétiao Problemas Referencias
C A P ~ WCINCO )
Organización y. diseño bhim&
cogpu@doras
a*. 1
Códigos de instrucción d Organkiún de un programa almacenado
133
Direcchrntento indirecto 134 Regisb computadora d M Canal m d n del 6istema 137 itll E& Instrucciones de computadora Versatilidad del conjunto ¿e i7isfrucEiom .143 Temporhci6n y control
+
Ciclo de instrucci6n
Fr.
b3
u!
B d s q u d y decdjficanóff 248 A Determinnción del tipo de instruccibn 150 Iris-de r.fera?cia a r @ t m 153 ~truccionesde referencia a memoria Ejecución de la itzstrucción A N D n AC 255 Ejecución de la imtrucdn ADD a AC 155 LDA: C a r p a AC 156 STA: ~ l m & r AC 156 BUN: Brinco irnondichal 156 BSA: Brimr y guardar Ea dirección de ~m 157 r s ESZ: Incrementa y b r i w si es c m 258 %grama 05flujo & mnfrol 159 a
a
M p c i ó n completa de computadora D k i b de una computadora Msica C m ~ l ú ~ k w n t 270 d C o n t r o l d e ~ t w a s y m d 170 Cmrtrol&j7ipflopsilimiorrs 171 Cmtrol de un canal común 172 DiseAo de un +aundador 16gico Control &l regisha AC 174 Circuito su& y Mg¿w 175 m r~ Problemas Referiencias
CAP~%EO SUS
Prograrnaci6n básica de la computadora 6-1 6-2
63
h . H.'
Intducción 1 ALenguaje de máquina kmaje ensamblador Regias &l lenguaje 189 Un ejemplo 191 Tdu& nb i d 391
-n , 64
ñqwmentaci6n de un programa simb6lico en la memo& 1M P r i m m pasa& 195 -44 Segunda pncnr3a 197 A q' Ciclos del programa Programaci6n de operaciones aritmeticas Prrrgnima & m u í t i p l i ~ 205 1 Suma de &le precisidn 206 operaciones 1 6 g - k 207
A a ;
6-5
64
a
W 4~&-*&-.-~ 2 9 8 6-7
6-8
Subditinas
Pardmtros de subrufina y enlace de datos Programación de entrada-salida M n n i p u h h & aaracteres 215 ~nt&pc& del programa Problemas, 217 Referencias
7-3
.-*#m'
m'.-!
Ci ..
Ejemplo de un m i c q q r a m a C u n t J ~ d e l a c o m p u k r d o r a 233 F m t o & ih mbuim235 Mjdnstnmbm sirnMicns 238
211
7-4
Dkfio de la w d a d de control Semmciador de r n h p r o p ~ Problemas ReferenQas
wi --
a
i
246
1
!l U
POCHO ~
Unidad centrál de pmcesamiento
Organizacibn general de los registros Palabra de control 258 ,, EjempZm de miciionperaciones 25'1 fi Organizad611de una pila Pila de registro 262 Pila de memoria 264 Notbicibn polaca irmersa 266 E d u a c i d n de las expresiones aritrndticm Fhnatos de las instrucciones Instruccioñes de tres direccionq 273 Insfmc+nes de d ~ ds i w a h s 273 Instruccbes de u m di=& 274 Imtrumhes de wro direcciones 274 Instrucctones RISC 275 -0s de direccionamiento
Ejemplo numérico
258
280
Transferencia y manipulación de los datos Instruccbnes de W f e r e n c i a de los htcs 283 Inshdones de mnnipulnción de los dafos 284 Instruccbms ariiméticas 285 Instrucciones 16gims y oie mnnfpukzcih de bits 286
Inshucbm de m i m h t o
288
Control del programa
Bits de condicim de es& 291 Instrucciones de brinco condicionnl 293 295 Llamada y retomo de mbrutim Intemqckh &l p r v m a 297 Tipos de intnmpcbm 299 Computadora de conjun'b de instrucciones reducido WSC)
300
CarsicterEsticas CISC Camterbtbs RISC
301
302 Ventanas & registros bslap& RlSC I de 8exkeIey 306 Problemas Reíerencias .,t
m $ 33 ti--' km!-
WPW,~VE F;aralelismoy procepniento de vector
* .r*rr
9-1 Procesamiento paralelo b 9-2 Arq-a paralela Cdrtsideracidnes generales 9-3 Línea paraiela aritmética 9-4 h paralela de instnimone6 Ejemplo: L f m puhlela de instrucciones de m h segmhtos 332 D+encUi de IÚs &tos 334 Manejo de las insh-s de fransfmch de m h I 335 P 5 Arquitectura paralela RISC Ejemplo: Línea paralela de instru&es de tres segmentos 338 Carga pospuesta o rehrdudu 339 ' Transferencia pospuesta o retardada **"
w w
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9-7
Amgio de procesadot SKMD A~10dr.pmcnadamnSl~0 M' Arreglo de pm+ SIMD 350 Problemas
cA~h"LzL0DIEZ Aritmttica de computadoras
10-1 10-2
Introducción Suma y mta
xii
contenla0
10-3
357 Suma y resfa con &tos d~ mpititd Eon signo Implantación de kardware 358 Algoritmo devhardwm 359 &tos ds complemeittu a 2 Suma y resta con signo 361 Algoritmos de multiplicaci6n ImpIantadn de hardwre para datos de mgnitud m signo 363 Algaifme de hnrdwire 36# 366 ~ l & h t o & m t i f t i p ¡ W n ije .Bmth
-
m signo
372 Sobreflujonldividk 374 Algm'lmo hardware 375
W
rfe
Otros algoritmos
.
377
...
tt
t
Operaciones aritmdtieas de punto flatante Consiikrncidnes hfiiaas 378 Corofigumcibn de registros . 381 -m Suma y resta 382 m Multipl-n 384
10-5
e w?
Divish 386 Unidad aritmktica decimal Sumador BCD 389 Resta BCD 391
106
K"
4 aia? ----'7f
Operaciones aritméticas decirnies R. W! Suma y m t a 395 CL Multipliuwión 397 Diarisidn 399 Opacimres & punto flPtante 4~ Problemas Referencias &
10-7
, ,
-
mur'**
a
bdn!
C A P ~ ~ U L QONCE
Organizaci6n de entrada-salida 11-1
11-2
,
Dispositivos periféricm Caructers nlfanu&s ASCII Interface de entrada-salida Canal de E/S y rnúdulos de int* E/S versus canal de rnenrcirin
409 412
414'
~~ xiii 11-3
114
11-5
Transferencia a s h n a de daC o n t d de habilitación 419 Remm'mimfo mutua 420 Trnmfeencia d l asfntnrro~ul 423 Int.rf.ce de comunkwibtt mfnrrwra 425 Buffer prUnero m enirar, primero en wlir M d u s de trmfemch Ejemplo & E/S p r o g r a d 431 €/S iniciacta por interrupción 434 Consider~ctonm& pmgramacidn 435 Prioridad de interrupci6n
-
Prioridad de m i h a de margaritas Interrupc$n de priotPdad paral& Cod~@dor de prioridad 440 Cich de intmpcidn 4-41 Rutinas de p ' q p m a d n 442 Operacions inicd y fuinl W 11-6
428
437
439
Acceso directo a memoria @MA)
C o n M o r DMA 446 Tmnsf.eremh D2MA 448 11-7 h c e a d o r de entrada-salida (iOP) Comunhci6n CPU-IOP - 452 Cana2 de E/S IBM 370 454 IOP de Intel 8889 458 11-8 Comunicaci6n serial ProFocrofo orientado a caracteres 463 Ejemplo de t r a n s m W 465 Transpmcia de dalos 467 h W o &fado ú bits Problemas Referencias
CAP~TULODOCE
Organizacidn de la memoria 22-1 12-2
Jerarquia de Ia memoria Memoria principal CJ. de RAM y de ROM 481 483 Mapa de direcci6n & memoria
m e
Memoria auxiliar 1 q. Discos mpéflcos Cinta mugtdticn . 489 -& i --' U4 Memoria asociativa 2 Organización de lu circüitmía 490 ~1-i ?.i Ugim dr c&ncLiniM 492 m ~ c i & ndet Ieclura 495 Operacián de esmmSura 495 ' ,, -.., 12-3
'-
,--.=-=a 6
.
12-5
Memd&
I
ea&
~apeo'asociativo 498 ' M d p directo 499 ivbpeo de m j r m t o ' o i b Escritura en la .cnché 503 Inicklizacibn del.ca& 504
+'
'
"
1 '
+
126
--
:
.
Memoria virtual Espacio de direc.ciotzpmiento y espdí5u de mm,min 505 Mnpeo %e! direccih &ando pdgin& 507 Tabla de @@m de mwia'usociatim 509 Sustitucidn de @@M 510 Circuiteria de 'adminictracibn'de la memoria Mapeo de &+m segmentadn 5I\
, l .
a
12-7
Ejemplo numkrico
w,dm ---
Protección de memoria Problemas Referencias
1..
+
*m CAP~TULQTRECE 1
9 13-1
13-2
-4Multipmcesadores
Características de multiprocesado~5rnichir.s de interconixi(in Caml común de tiempo compartido
E528
~ernorkrnultipuerto'
53'0
.Conmutador de barra de cruz ' ñed
3i j l n t n m i b n de hipercub 13-3
531
de mrnuhcidn de efsipns múltiples
535
Arbitraje enfre procesadores Canal del sistemu 537 Procedimiento de arbitraje serhl 5Pr 5 3 9 ~ Ldgica de arbitraje paralelo Algoritmos de arbitraje dindrnim S2
7rn-w-
532
13-4
13-5
Comunicaci6n y sincronhcibn entre procesadores Sincronuandn entre -es 545 Exclus& mutiut m sm@m 545 Coherencia de cachd Condkhnes pra incoherencia
547
. Soluciones al probIm de c o h m h de mchd Pmblemas Referencias
549
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Este libro trata de ia arquiwtura de5computadoras ?'de la organización y diseno de computadoras. La arquitedura de computadoras se interea por la e1 * l a 7 estructura y desempeño de los diferentes m 6 d h funcionales de la computadora y cómo interacthn para atender las necesidades de proeesamiaito del i~it: ' usuario, Ia organización de las computadoras studia la manera en que se 1 1 - . . cmectan los componentes de la circuipara formar un sistema computacb S a*-, = - b - w nal. El diseño de computadoras a n a k el desarrollo de la circuitwfa de ,a n / , 1 l computadoras, tomando en consideraddn un cierto conjunto de ~ c . I~UI a El libro proporciona el conocimiento básico necesario para comprender -. " la operacibn de h cimiitería de computadoras digitales y cubre los tres temas asociados con la circuiterfa de computadoras. Los capítulos del 1 al 4 ' + presentan los diferentes componentes digitales que se usan en la organiza,,u YIL..! cibn y diseíio de computadoras digitales. L m capitulas del 5 al 7 muestran 1, en detalle los pasos que debe recorrer un d i i d o r para preparar las basea . *; * de una computadora elemental. Los capítulos del 8 al 10 examinan la l'l.'i . 1 r organizacibn y arquitectura de la unidad de procesamiento centrd LQS capítulos 11 y 12 estudian la organizacibn y la arquitectura de entradadda, * ? * * y de la memoria. El capitulo 13 aclara el concepto de multiprmesamiento. *I = it ' . El libro se h e r e primero al material más sencillo y dapub aborda temas m á s avanzados. Por lo tanto, los primeros siete capitulos cubren el Riaterial .i 1. 4 necesario para el conmimiento bhsico de ía organizacibn, disefío y progra1. - rirt* macibn de una computadora digitar simple. LQS últimos seis capítulos pre . a I 1 .-tan la org&ci&n y arquitectura de Ias unidades f u n c i o d qaradas 1 1 de la computadora di@, e n f a b d o loa kmas más avanzados. * r 1* En esta tercera edici6n el materiai está organizado como en la segunda y muchos de los temas no cambian. Sin embargo, la tercera d c i b n ofrece b. -huevos temas en relaci6n con fa segunda edieih Todos los capítulos, . 1 excepto dos (el 6 y e l lo), se han revisado por completo para actualizar el . . , -a material y hacer mAs clara su presentaci6n. Se apegaron dos novedades: el w t I .'S . capitulo 9, acerca del procesamiento por arquitectura paralela y vedores, y - 3 .. - 4- ñ el capitulo 13, acerca de multipmdores. Dos mimes tratan acerca de 4.1 7 1. la computadora que incluye un conjunto d u c i d o de inetnicciones m. , , Ei capítulo 5 se revi& par completo para simpWar y hacer más chro e1 ll1
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iones y las mciones ae conrroi en fonna simb6lic.a mediante un lenguaje propio de la &m desarroliamos un lenguaje senciilo de transkrencia varias operaciones de computapor completo la relaci6n del i6n de la &tería y El libro no plantea un eonocirniento previo de la circuiterla de mmputadoras y el material puede entenderse sin nhgh requisito previo, sin embargo, alguna expiencia en la progromacin de lenguaje ensamblador con unn miuncomputadora facilitar&Ia comprwisi6n del material. Los capitulas del 1 al 3 pueden saltarse si el 1-r está familiarwdo con eI dis&o 1 6 e diitaL Las~ente~unahe~~&htemasqueaecubmeneada capitulo, d d e se esfablecen I ~ mviswne E que m hicieron a la tercera ediEl capitulo l i n a u e e los condmimtos básicos necesario^ para el diseAo de digitales construidw con base en compuertas y flip-flop d i . Cubre el Algebra booieana, los circuitos combinatonos y secuenciales. Proporciona los a n k e d e n b n-nm para comprender los c h i b a digitales que se van a presentar. El capitulo 2 explica en detalle la aperaci6n iópca de los componentes digitah más muna incluye decudifndofes, multipiexomI regis~ u m f a d m s y ~ ~ ~ d i & & s s e u m a r m o ~ c o m h d 6 n para el d k k de unidades más grandes en Im capitulo9 siguientes. . El capitulo 3 muestra cómo se repmmtan en forma binaria bs diversos tips de datos que se encuentran en las computadoras digitales, en los qistroe de la computadora. Se enfatiza la repmentaci&nde los números
que se emplean en operaciones aribdtieas y en la codificarihn binaria de slmbolos usados en d p m d e n t o de datos, El capítulo 4 introduce un lenguaje de transferencia de registros y mueskra cbrno se usa para expresar mierooperaciones en forma simb6lica. % ! definen SfmboIcxs paza microoperaeiones aritméticas, lbgicas y de corrimientu. Se dqmoila una unidad aritmtfica-lúgii y de corrimiento compuesta para demostrar el disefío de la circuitería de las mimooperaciones más .-m E1 CapihSh 5 p m t a la organización y el d i o de una computadora digital básica. Aunque 3a computadora es aericilIa comparada m las mmputadoras comerciales, no obstante, abarca suficientes posibilidades funcionales para mostrar la capacidad de un dispodtivo de propbsito v a l con programas almacenados. Se usa un lenguaje de transferencia de registros para describir la operaci6n interna de fa computadora y para especificar los rqbitae para su d M o . la computadora bhica utiliza el mismo conjunto I
de instrucciones de la xgunda edicih, pero su o q p i z a c i h de circuiterla y d M o se han revisado por m m p k Al recorrer los pasos detallados del diseño que se prem~tanen este capítulo, el estudiante podrá comprenda el
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funeionarniento interno de las computadoras digikles. El capitdo 6 utiliza las 25 inshmciones de la computadora básica para mostrar técnicas que se usan en la programación con lenguaje ensamblador. Se presentan,ejemplosde programación para varias tareas de p-to de datos. Se explica mediante ejemplos k reIación entre programas binarios y d i g o simbúlico. Se analizan las operacionm bhsicas de un ensamblador de cbdigo simb6lico a un programa b i r i o equivalente. El capitulo 7 intduce el concepto de microprogramaci6~Ademdq desarrolla una unidad -ca de control m ~ a r n a d o para , mostrar un ejemplo de cbmo escribir un micrw6digo para un conjunto de instrucciones tipico. Re* en detalle el diseño de la unidad de control, incluyendo h circuitsofa para el secuenciador de microprograma. El capitulo 8 trata acerca de la unidad de p-iento cmtral (CPU). Explica ia operaci6n de una pila de memoria y se muestran algunas de sus apiicaciones. Ilustra diferenb formatos de instrucciones,junto con diversos modos de dkccionamiento. Hace una relacidn de las instrucciones m8s comunes que se encuentran en las computadoras, junto con una explicacidn de su funci6n. La W . b seccih presenta. la computadora con conjunto reducido de instniccion- (m) y analiza sus caracterZsticas y ventajas. El capitulo 9, acerea de p-miento de F t o r y por arquitectura paralela, es nuevo en la tercera edición (el material sobre operaciones aritmdticas 'de la segunda dici6n se pas6 al capihdo 10). Se explica el concepto de arquitectura paralela y se muestra con varios ejemplos cómo puede acelerar el procesarnimto. Se considera Ia arqui-a paralela aritm4tica y de ihstrucciones. Se muesh cbmo los procesadures RISC pueden ejecutar instrucciones de ciclo 6nic0, a1 usar una conducción de instrucciones eficiente junto con técnicas de carga y transfewncia de control del programa propuestas. Se introduce el procesamiento de vedo= y se muestran ejemplos de operadones de punto flotante usando procedimientos paralelos. El capitulo 10 p m t a los algorihos arihdticos para suma, resta, multiplicaci6n y divisi6n y muestra los procedimientos para implantarlos con circuiterla digital. Se desamoflan p&i&ntos pqa ndmeros de punto fijo de complemento a 2 con signo y de magnitud con signo, para números binarios de punto flotante y para n6mem binarios codificados en dmimales (BCD). LDS algoritmos re presentan m w t e diagramas de flujo que utilizan d lenguaje de transfemia de registros para especificar la secuencia de micmperaciones y decisiones de control requeridas para su implantación. El capitulo 11 analiza las tecnicas que usan !as computadoras para comunicarse m dispositivos de entrada y salida. Se presentan unidades de interface para mostrar cómo interachh el p-dm con los perif&kos extern a Se explica el pmdhiento para transferencia asincrona de d a b senales o paralel- A n a h cuatro modos de transhcia: E/S programada, transfe-
.
rmcia iniciada por intmmpción, acceso dii.ecto a memoria y el uso de pnxemdores de entradadida. Con ejemplos espedñaos, ilustra he proeedimientos para trmmbibn de datos mides. El sapihdo í2 presenta el concepto de jerarquia de memoria, mmpuesta de memoria c a e , memoria principal y memoria auxiliar como d b magnéticos. Explican en detalle la orgmizaci6n y la operaci6n de las meme rias asociativas. Por otra parteg introduce el concepto de administracibn de memoria, mediante la representacihn de los requisitos de circuitería para un sistema de una memoria caché y una memoria vithiat Ei capitulo 13 demibe Ias caracte~ticasbásicas de los multiprocesadores. Asimismo, pzesenta varias estnictuqs de inbconexih. Analiza la neeesldad de arbitraje entre prmaadores, comunicaci6n y s h n i z a a b n . SE explica el problema de la coherencia de cachk, junto con algunas posibles aolucione3, Cada capitulo incluye un conjunto de problemas y una lista de referencias.-Algunos de los pmbIerna8 sirven fomo ejercicios para el material cubierto en el capitulo. Otros son de naturaleza m4s compleja y pretenden ofrecer una manera de practicar en la-mlucidn de problemas asociados- con la arquitectura y el dis&o de circ2uitería de computadoras. El libro ea eanvdente para un c m de sistemas de circuitería de computadora, en las Areas de ingeniería eléctria y mmputacional o ciencias de la informática. Algunas partes del libro pueden usarse de diversas maneras: como un primer curso sobre ciGcuitería de computadoras al cubrir los capltuios del 1 ai 7; como un curso de organizacibn y diseño de computadoras, con conmimientos previos de d i o de lógica digital, al repasar el capítulo 4 y +u& cubrir lo^ capítulos del 5 al 13; como un curso en organbción y arquikhira de computadoras, que cubm las cinco unidades funcionales de las computadoras digihles, al incluir el controI (capitulo 7), la unidad de procesamiento (capitulas 8 y 91, las opaciona aritm&tias (capítulo lo), la entrada-salida {capitulo 11) y la memoria (capltulo 12). Este libm también es conveniente para el autoaprendizaje, para ingenie- y cientfms que necesitan adquirir conacimientos básicos de la circuiteda de arquitectura de computadoras.
Mi gratitud a aquellas personas que tevisaron el texto, en particular al p b i Thomas L Casavant, de la miversidad de lowa; al profesor Murray R BerWtz, de Ia universidad polit&ka de Brookly"; al profesor Cem Ersoy, de de lavensidad Gemge Mason; al profesor Upkar Varshney, de la a1
universidad de Missouri, en K a n w City; al profesor Karan Watson de la unirnidad de Texas ABrM, y al profesor Scott F. Midkiff, de1 Instituto Politémico de V i a .
M.Morris Muno
EN ESTE CAP~"~WO 1-1 1-2 Id 14 1-5
1-6 1-7
Computadoras digitales Compaertas 16gieas Algebra booleana Simplificación por mapas Circuitos wmbinatorios Flip-flqs ~Circuitossecuenciales
1-1 Computadoras digitales
bit
La computadora digital es un sistema digitai que ejecuta diversas tareas de computación. h palabra digital implica que la información en la computadora se representa por variables que toman un número limitado de valores discretos. Estos valores se procesan internamente por componentes que puedm mantener un número limitado de estados discretos. Los &@tos decimales O, 1, 2, ..., 9, por ejemplo, proporcionan 10 valores discretos. Las primeras computadoras electr6nicas di@akj desarrolladas a finaIes de los años 40, se usaron principalmente para c6mputos numbricos. En este caso los elepentos discretos son los dí@toB. De esta apbcacibn ha surgido el término computadora digital. En la grActica, las computadoras digitales funcionan mbs confiablemente si d o se usan dos esMos. Por la restricci6n flsica de las componentes y porque la 16gica humana tiende a ser binaria (por ejemplo, proposiciones de cierto o falso, si o no), los componentes digitales que están restringidos a tomar valores d h t o s se restringen a ú n mis a tomar s61o dos valores y -se dice que mn binaribs. h s computadoras digitales emplean el sistema r(urn6rico binario, que tiene dos dígitos: O y 1. A un digito binario se le llama bit. La informaci6n
2
C
M
~
O NO
Circuitos de 16gici
se represen-9 en las computadoras digitales en grupos de bits. Con diversas
técnicas de codificaci611, se puede hacer que los grupos de bits representen no s61o los números binarios, sino tambikn otros símbolos discretos, como los dígitos decimales o las letras del alfabeto. Usando juiciosamente los arreglos binanos y diversas tkcnicas de dificación, los grupos de bits desarrollan conjuntos completos de instrucciones para ejecutar distintos tipos de cómputos. En contraste con los niimeros decimales comunes, que emplean el sistema en base 10, los números binarios constituyen un sistema en base 2 con dos dígitos: O y 1. El equivalente decimal de un número binario se puede encontrar expandiendo éste en una serie de potencias en la base 2. Por ejemplo, el número binario lOO1011 representa una cantidad que puede convertirse a un número decimal multiplicando cada bit por la base 2 elevada a una potencia entera como sigue:
b s siete bits 101011 representan un número binario cuyo equivalente decimal ec 75. Sin embargo, este mismo grupo de siete bik representa la letra K cuando se usa junto con un c6digo binario para las letras del alfabeto. Tambih puede representar un cbdigo de control para especificar alguna decisi6n Mgica en cierta computadora digital. En otras palabras, los grupos de bits en una computadora digital sirven para representar muchas cosas diferentes. Esto es similar al concepto de que las mismas letras de un alfabeto se utilicen para construir diferentes lenguajes, como el inglk y el francés. Un sistema de computadora se subdivide a veces en dos entidades funcionales: hardware y software. El hardware de computadora consta de todos los componentes electrbnicos y dispositivos electromecánicos que comprenden la entidad física del dispositivo. El software consiste en ¡as instrucciones y los datos que la computadora manipula para ejecutar las diversas tareas de procesamiento de datos. A una secuencia de instrucciones para computadora se le llama programa. Los datos que son manipulados por el programa constituyen la base de datos. Un sistema de computadora está compuesto por su hardware y el software del sistema disponible para su uso. El software del sistema de una computadora consiste en una colecci6n de programas cuyo propbito es hacer un uso m6s efectivo de la computadora. A los -programas incluidos en un paquete de software de sistema se les c o n a como sistema operativo. Se distinguen de los programas de aplicación escritos por el usuario con el prop6sito de resolver problemas particulares. Por ejemplo, un programa en un lenguaje de alto nivel escrito por un usuario para resolver necesidades de procesamiento de datos particulares es un programa de aplicacibn, pero el compilador que traduce el programa en lenguaje de alto nivel a lenguaje de mequina es un programa de sistema. El cliente que compra un sistema de computadora necesitaría, ademis del hardware, cualquier software dispc-
S E C C ~ ~1N -1 Computadores digitsles
orgaeizaci6n de la complrfadora
3
nible necesario para k operaci6n eficaz de la computadora. El softwam del sistema es una parte hdispe~l~able del sistema total de la computadora. Su funcibn es compensar las diferencias que existen entre las necesidad- del usuario y la &pacidad de1 hardware. El hardmre de la computadora se divide por lo general en tres grandes partes, como se muestca en Ia figura 1-1. La unidad central de procesamiento (CPU, central processing unit) contiene una unidad aritmdiica y 16giea para la manipulaci6n de datos, varios registros para almacenar los datos y cirmitos de control para leer de la memoria y ejecutar instrucciones. La memoria de la computadora almacena las instrucciones y los datos. Se le llama memoria de acceso aleatorio (RAM, randam access memory) por la CPU puede accesar cualquier parte de la memoria en forma aleatoria y recuperar la infonnaci6n binaria dentro de un intervalo fijo. El procesador de entrada/salida (XOP, input output prcicessor) contiene circuitos e l d n i c o s para comunicarse y controlar la transferencia de información entre la computadora y el mundo exterior. Lcw dqositivos de entrada y salida conectados a la computadora incluyen teclados, impresoras, terminales, unidades de diseos magndticos y otros dispositivw de comurticaci6~ Este libro proporciona el conocimiento básica para entender las opraciones del hardware de un ~istemade computadora. El tema se considera a veces desde tres diversos puntos de vista, dependiendo del interés del investigador. Cuando se trata del hardware de la computadora, es costumbre distinguir entre lo que se refiere a la organizacihn de computadora, su diseño y arquitectura. La organizacidn de la compuhdm w refiere a h manera en que los componentes operan y la forma en que se conectan para formar el sistema de la computadora. Se supone que los diversos componentes están en su lugar y la tarea es investigar la estructura organhciond para verXcar que las partes de la computadora funcionen como se proponfa1
Figura 1-1 Diagrama de bloque de rina mmput%doradigital. t
i '
L
4
NO Circuitos
de -1
digital
El d&& & la compufadma se ocupa del diseito del hardware de la computadora. Una vez que se formulan las especificaciones de la computadora, es tarea del disefiador desarrollar el hardware para el sistema. El diseño de la computadora se ocupa de h determinaci611de qué hardware debe usarse y c6mo deben conectarse las partes, Este aspecto del hardware se conme a veces como impfantaciún de la cimput&ra. ta arqtdtectitua de la computadova se ocupa de la estructura y comportamiento de la computadora desde el punto de vista del usuario. Incluye los formatos de i n f o M n , el conjunto de instrucciones y las M i c a s para kcionamiento de memoria. El de la arquitectura de un sistema de computadora a ocupa de las especificaciones de los varios mbdulos funci* nales, tales como los procesadores y la memoria, y de estructurarlos conjuntamente en un sistema de computadora. Este libro trata de los tres temas asociados con el hardware de la domputadora. En los capitulas del 1 al 4 presentamos los distintos c o m p rientes digltales usados en la organización y disefio de los sistemas de eomputa'dora. En los capfhiIos del 5 al 7 se cubren los pesos que el disenador debe transitar para diseñar y7prograrnaruna computadora digital elemental. Los capitula 8 y 9 tratan de la arquitechira de la unidad central de procesamiento. En los capftulos 12 y 12 presentamos la organhaci6n y a r q u k h r a del proeesador de entrada salida y la unidad de memoria.
1-2 Compuertas 16gicas La informacibn binaria se repregenb en las computadoras digitales por cantidades físicas llamadas sdahs. Las sefiales eléctricas tales como los voltajes existen en todas partes de la computadora, en cualquiera de loe dos estados reconocidos. Los dos estados representan una variable biaria que puede ser igual a 1 o a O. Por ejemplo, una computadora digital en particular puede emplear una sefial de 3 volb para representar el 1 binario y 0.5 volis para representar el O binario. Las teminales de entrada de los circuitos lbgicos aceptan señaies binarias de 3 y 0.5 volts y los circuitos responden en las terminales de salida con h l e s de 3 y 0.5 voltios para representar la entrada y saIida binarias correspondientes a 1 y 0, respectivamente. La 16gica binaria I t a de las variables biarias y con las operaciones que asumen iin significado 16gico. Sirve para describir, en forma algebraica o tabular, Ia d p u l a c i b n y el procesamiento de la infomacibn binaria. La manipulación de la informacibn binaria se hace mediante circuitos 16gicos llamados wmpilertas. Las compuertas son bloques de hardware que producen sefiales del 1 o el O binarios cuando los requerimientos lógicos de entrada son satisfechos.En los sistemas de computadora digital se utiliza por lo general una variedad de compuertas lógicas Cada compuerta tiene un simbolo gráfico distinto y su funcionamiento puede describirse por medio de una expresibn algebraica. La relación de entrada/salida de las variables
circuito hversor
NAND NOK
binarias para cada compuerta puede representarse en forma tabular por una tabiu de &d. tos nombres, 10s símbolos grAfieos, las funciones algebraicas y las tablas de verdad de las ocho compuertas 16gicas se listan en la figura 1-2. Cada compuerta tiene una o dos variables de entrada binarias designadas con A y B y una variable binaria de salida designada por x. compuerta AND (Y) produce la función I6gica AND: esto es, la salida es 1 si la entrada A y la entrada B son ambas igual a 1; de otra manera, la salida es O. Estas condiciones tambih se especifican en la tabla de verdad para la compuerta AND. La tabla que muestra ia salida x es 1 6610 cuando la entrada A y la entrada B son ambas 1. El símbolo de operaci6n algebraica para la funci6n AND (Y) es el mlsmo que el simbolo de multiplicaci6n de la aritmética ordinaria. Podemos usar un punto entre las variables o bien concatenar las variables sin ningh símbolo de operaci6n entre ellas. Las compuertas AND (Y)pueden tener mas de dos entradas, y por definicihn, la salida es 1 si y s61o si todas las entradas son 1. Ia c~mpuertaOR {O) produce la funcibn 0 R (0) inclusivo; esto es, la salida es 1 si la entrada A o la entrada B o ambas entradas son 1; de otra manera, k salida es O. El símbolo algebraico de h funcibn OR (O) es + , similar al de la suma aritm4tica. Las compuertas OR (O) pueden tener mbs de dos entradas, y por defmici6n, la salida es 1 si cualquier entrada es 1. El circuito inversor invierte el sentido lbgico de la señal binatia. Produce la funcidn NOT o complemento. El simbolo a l e r a i c o que se utifua para el complemento 16gico es símbolo de prima ('1 o una barra sobre la variable. En este libro usamos el simbolo de prima ('1 para el complemento 16gico de una variable binaria, mientras que la barra &re la htra se resma para designar una micmoperaci6n complemento como se define en el capitulo 4. El circulo en la salida del símbolo gráfim de un inversor designa un complemento 16gico. Un simbolo de kihgu10 por sí mismo designa un acoplador o registro intermedio. Un acoplador no produce una funci6n 16gica particular, ya que el valor biario de su saiida es el. mismo que el valor binano de su entrada. Este circuito sirve nada m8s para la amplificacibn de h potencia. Por ejemplo, un acoplador que utiliza 3 voltios para el 1 biario producirii una salida de 3 voltios cuando la entrada sea de 3 voltios. Sin embargo, la cantidad de potencia elgctrica necesaria a la entrada del acoplador es mucho menor que la potencia producida a la salida del mismo. El principal, prop6sito del aeoplador es manejar a otras compuerkas lo cual requiere una cantidad de potencia mayor. La funci6n NAND es el eomp~ementode la funcibn AND (Y),acomose indica con su simbolo grdfico, que consiste en un shbolo gr4fim AND (Y) seguido de un circulo. La designacih NAND se deriva de abreviar NOTAND. La compuerta MOR es el complemento de la compuerta OR (O) y lleva un simbolo grsifico OR seguido de un chulo. Tanto la compuerta NAND como la NOR pueden tener mas de dos entradas, y la salida es siempre el complemento de la función AND u OR,respectivamente.
mU
N Cirmib de lsgiea digital Shhh
ANP
Tabla tde
Fuaci6a dgebrnb
@ !
Nombre
nx "."" x a'AB
wrM
$.
3
m
OR
AB
x=A+B
tnwm
.* .* .Y -m
Buhr
NAND
NOR
A+-.
#=A
0 B
x
-B*
x
= [AB)'
x xr(A+B)'
1 0
1
1
0
$ 1
Mi ~ l t l s i w i
(xa)
x=A@B " 3
w a
.-. *
x = A B0+ A B '
B A
1
0
t 1 0 1 1
1 0
e", ?=(m+
MOR exc1wim
oequltnihk
x
1
P
xm
A'B'+AB
Figura 1-2 CompuertasMgicas digitales.
La compuerta OR exclusiva (XOR)tiene un símbolo gc6fieo similar aI de la compuerta OR,excepto por una iínea cuma adicional del lado de la entrada. La salida de esta compuerta es 1, si cualquiera de Ias entradas es 3 pero excluye la combinacidn cuando ambas entradas son 1. La funcibn XOR tiene su propio sImbolo algebraico o puede expresarse en tCrminos de AND, OR y operaciones complemento como se muestra en la figura 1-2.El NOR exclusivo es el complemento del XOR, como lo indica el drculo en su símbolo gcáfim. La salida de esta compuerta es 1 sblo si ambas entradas son igual a 1 o ambas entradas son igual a O. Un nombre mh apropiado para la operaci6n XOR sería la funci6n impar; esto es, su salida es 1 si un número impar de entradas es 1. Asi, en una funcibn XOR de tres entradas (impar), la salida es 1 si s610 una entrada es 1 o si ias tres entradas son 1. Las compuerbs OR (0) exclusivo y NOR exclusivo se encuentran comúnmente disponible con dos entradas, y sólo rara vez se encuentran con tres o m8s entradas.
1-3 kgebra booleana E1 AIgebra boohna
h d d n boolea~a
tabla de vedad
diagrama ldgtco
trata de las variables binarias y las operaciones 16gieas. Las variables se designan con letras como A, 8, x y y, Las tres operaciones lbgicas basicas son AND, OR y complemento. Una función bmleana puede expmrse algebraicarnente con variables bmrias, los simbolos de operaciones l6gicas, paréntesis y signos de igualdad. Para un valor dado de las variables, la funci6n booleana puede ser 1 o O. Considere, por ejemplo, la función booleana
La función F es igual a 1 si x es 1 o si tanto y' como z son igual a 1; de otra manera, F es igual a O. Pero decir que y' = 1 es equivalente a decir que y = O ya que /t es el complemento de y. Por lo tanto, podemos decir que F es igual a 1 si x = o si yz = 01. La relacib entre una funci6n y sus variables binarias se puede rep-tar en una tabla de verdad. Para representar una funci6n en una tabla de verdad necesitamos una lista de las 2" combinaciones de las n variables binarias. Como se muestra en la figura 1-3{a), hay ocho combinaciones distintas posibles para asignar los bits a las tres variables x, y y z. La funci6n F es igual a 1 para aquellas combinaciones
donde x = 1 o yz = 01; es igual a O para todas las demás combinaciones. Una hinci6n b o o l e m puede transformarse de una e x p m i h algebraica a un diagrama ldgico compuesto de AND, O R y compuertas inversas. E1 diagrama ldgico para F se muestra en la figura 1-3(b).-Hay un inversor para ia entrada y para generar su complemento f. Hay una compuerta AND (Y) para el término y'z, una compuerta OR se usa para combinar los dos términos. En un diagrama ldgico, las variables de la funci6n se toman como
3 Tabla de verdad Fig~1 u4 @:;$-lm -
-
U
-
16gim
Tabla de verdad y dipama l b g i c ~para f = r
+ fz.
-,A
las entradm del c h i t o y el símbolo de la variable de la funcibn se toma como la salida del circuito. El propósito del Algebra booleana es facilitar el afi5lisis y el diseño de los circuitos digitale. Proporciona una herramienta pr6ctica para: 1. Expresar en fonna'algebratca la relaci6n de la tabIa de verdad entre las variables binarias. 2. Expresar @n' fom algebraica la relacibn de entrada/calida de los diagrams16gicos. m- A u 3. Encontrar circuitos m6s simples para ia misma función.
Una funei6n booleana especificada por una tabla de verdad puede expresarse algebraicamehte~demuchas imaneras diferentes. Manipulando una expresidn erpregibn booleatta bmleana de acuerdo con las reglas del dlgebra bmleana, se puede obtener una expresibn @S simple que requiera menos compuertas. Para ver c6mo se hace esto, primero debemos estudiar las capacidades de manipulación del Algebra booleana, La tabla' 1-1 enlista Ias identidades mAs biisicas del álgebra booleana. Todas las identidades de la tabla pueden probarse por medio de las tablas -de verdad. Las primeras d o identidada muestran la relación besica entre una sola variable y si conjuneidn de las constantes binarias 1 v O.
,
cr
TABLA 1-1 Identidades básicas de Mgebra booleana
(1) x + o = x
( ~ ~ z + x ~ = I p)x+yay+x (11) x + ( y + z ) = (x +'y) (13) #(y + E) = ry + ;a (15) (x +y)' = x'y' (17) (x')' = x
(2) x - o
(8j f
r
=9
X.X' = xy = Y
o m
(12) x(yz) = (xy)z (14) x 3. yx = ( x y)(z (16) (xy)' = x' y'
+
+
+ z)
~
d
.
s
Las siguientes cinco identidades (9 a 13) son similares a las del algebra ordinaria. La identidad 14 no s6 aplica en el 4igebra ordinaria, pero es muy íttil en la manipuhción de expresiones hleanas, t a s identidades 15 y 16 se llaman teoremas de DeMorgan, que se tratan abajo. La última identidad afirma que si una variable se complementa dos veces, uno obtiene el valor origina1 de la variable. Las identidades eniktadas en k tabla se aplican a variables solas o a las funciones b l e a n a s expresadas en tdrminos de variables binarias. Por ejemplo, considere k siguiente expmidn algebraica hleana:
AB' 4- C'D
+ AB' + C'D
+
Si x = AB' CD,la expresi6n puede escribirse como x + x. De la identidad 5 de la tabla 1-1 encontramos que x + x = x. Así la expresibn puede reducirse a sólo dos t é r m i n ~ M' teorema de DeMorgait
+ C'D + A'B + C'D = AB' + C'D
El teorema de DeMorgan es muy importante al tratar con las mpuerw Afirma que una compuerta NOR, que representa la funcibn (x + y)' ea equivalente a la funcih x'y'. Andlogamente, una funci6n NAND puede expmrse por o ($ + ?J).Por esta raz6n las compuertas NOR y NAND tienen dos distinb shbolos grS~cos,como se muestra en las *ra 14 y 1-5. En lugar de representar una compuerta NOR con un simbolo gr& OR (O)seguido de un circulo, podemos reprexatarlo por un simbofo gráñco AND precedido de clrculoa en todas sus entradas. El sfmbolo AND invertido para la compuerta NOR se sigue del teorema de DeMorgan y de la convenci6n de que los &culos pequeiíos denotan mpI&entaci6n. Análogamente, tas
NOR y N
Figura 14 i h sfmboloei g r á i i ~ ~para a la compuerta NOR
Figura 1-5 l h sfmbolos grAficw para la compuerta NAND.
10
mUEJO Circuitos de lógica digital la compuerta NAND tiene dos símbolm distintos, como se muestra en la figura 13, Para ver cómo se emplea la manipulacibn del 4lgebra booleana para simplificar circuitos digitales, considere el diagrama 16gico de la figura ld(a). La salida del circuito puede expresarse algebraicamente como sigue:
F
= ABC
+ ABC'
+ A'C m,
Cada término corresponde a una compuerta y la compuerta OR forma la suma lógica de los tres téminos. Se necesitan dos inversores para complementar A' y C'. La expresi6n puede simplificarse usando el áigebra
booleana.
F
= A13C
+ ABC'
T
A'C = AB[C + C') i- A'C = AB + A'C
Nótese que (C + C') = 1 por la identidad 7 y AB 1 = AB por la identidad 4 en la tabla 1-1. El diagrama 16gico de Ia expresidn simpIiicada se dibuja en la figura l-6(b). Requiere sólo cuatro compuertas en lugar de las seis del circuito de
Figura l-ó l hdiagrama ldgicos para la misma W
n hleana.
P
la figura 19(a). Los dos circuitos son equivalentes y producen la misma relaci6n de tabla de verdad entre las entradas A, B, C y la salida F. -iWI
bl h
'
complemento de una huicion El complemento de una función F cuando sé expresa en una tabla de verdad se obtiene intercambiando unos y ceros en los valores de F en la tabla de verdad. Cuando la funci6n se expresa en forma algebraica, el complemento de una función puede derivarse por medio del teorema de DeMargan. La forma general del teorema de DeMorgan puede apresarse como sigue:
- +
( x ~ X ~ X ~ . . . ~= , ) x; ' f x; + xj + x; m p * L . A h -&' A -Del teorema general de IkMorgan podemos derivar un prdimiento s h 1 mrtlmiple para obtener el complemento de una expresión algebraica. Esto se hace a ' cambiando todas Ias operaciones de OK a operaciones AND y todas las operaciones AND a operaciones OR y luego complementando cada variable literal individual. Como un ejemplo, considere la siguiente expresibn y su complemento 1 Y
A-
F = AB + C'D' + B'D F'= ( A 1 +B')(C + D)(B t D')
*-a,,m
h expresibn complemento se obtiene intercambiando las operaciones AND y OR y complementando cada variable individual, Note que el complemento de C' es C.
1-4
UlIni
y&
1--
--
,T. f -1 h r u
PII
Simplificación por mapas
La complejidad del diagrama lógico que implanta una funcibn bmleana se relaciona directamente con la complejidad de la expresihn algebraica a partir de la cual se implanta tal funcibn. ta represen'tacibn de la tabla de verdad de una M 6 n es Cinica, p r o la funci6n puede aparecer en muchas formas difermtes cuando se expresa algebraicamente. La expresión puede simplificarse por medio de las relaciones bAsicas del Algebra booleana. Sin embargo, ese procedimiento es algunas veces difícil porque carece de -las especificas para p r e d d cada paso sucesivo en el proceso manipulativo. El mgtodo de WI -. mapas proporciona un procedimiento sencillo y directo para simplificar las b expresiones h1eanas. Este m & d o puede considerarse como un arregio wfi? pict6rica de h tabla de vedad que permite una interpretacibn fkil para 3 h escoger el número rnhimo de t4minos necesa~iospara expresar algebrah-
=S e
12
cAPmno&O
t6rtnino mínimo
Circuitos de lógica digitd
mente la funcih. El método de mapas se conoce también como mapa de Karnaugh o mapa K Cada combinación de variables en la tabla de verdad se llama Mrmino mínimo. Por ejemplo, la tabla de verdad de la figura 1-3 contiene ocho términos minimos. Cuando se expresa en una tabla de verdad una función de n variables tendri T témiinos m i n h , equivalentes a los 2" números b h r i m obtenidos de n bits. Una funcidn boofeana es igual a f. para algunos téminps mhimos y O para otros. La informaci6n de una tabla de verdad puede expresarse en forma compacta distando los equivalentes dechales de aquellos térniinos núnimos que pdueen un 1 para la funci6n. Por ejemplo, la tabla de verdad de la ñgura 1 3 puede expresarse como sigue:
Las letras en paréntesis indican las variables binarias en el orden en que aparecen en la tabla de verdad. El sirribo10 sigma representa ia suma de los términos minimos que siguen en parénmis. im términos mínimos que producen 1 para la funcibn se enlistan en su equivalente decimal. Imi thninos mhimw ausentes de la lista son los que producen O para la funcibn. El mapa es un diagrama hecho de cuadros, y cada uno de éstos representa un término minimo, b s cuadrados correspondientes a los términos m h h o s que producen 1 para 1a funci6n se marcan con un 1 y lm otros se marcan con un O o se dejan vados. Reconociendo los diversos patrones y combinando los cuadradas marcados con unos en el mapa, es posible derivar expresiones algebraicas alternas para la funci6n, de las cuales se selecciona la más conveniente. ios mapas de funciones de dos, tres o cuatro variables se muestran en la figura 1-7. El número de cuadros en el mapa de ñ variables es 2". Los 2' téminos mínimos se listan con un número decimal equivalente para una referencia f d d . Los números de término minimo se asignan en un arreglo ordenado tal que los cuadrados adyacentes representen téminos m h h o s que difieran por &lo una variable. Los nombres de las variables se enlistan a ambos lados de la línea diagonal, en la esquina del mapa. Los ceros y los unos marcados a la largo de cada renglbn y cada columna designan el valor de las variables. Cada variable den- de las Uaves contiene la mitad de los cuadrados del mapa donde la variable aparece sin dmbolo de prima ('). La variable con símbolo de prima (complementada) aparece en ia mitad restante de los cuadrados. El término mínimo representada por un cuadrado se determina por ias asignaciones b i n a h de las variables, a lo largo de las orillas izquierda y superior del mapa. Por ejemplo, el t6rmino mfnimo 5 en el mapa de tres variables es 101 en binario, que puede obtenerse del 1 en el segundo renglón concatenada m el 01 de la segunda columna. Este término mínimo r e p p senta un valor para las variables binarias A, B y C, con A y C sin primas y
N
a ~ 14
A 1
S i m p l i f i d por mapas
4
v C
b),Mapa de hv & b h
y,
.
,m&igun
-a-
a
c)
D Mapa de cuatm variabb
W Mapas para funcione de dos, m y cuatro variables.
-
B con prima (eeb es, AB'C). Por otro lado, el término mínimo 5 en el mapa de cuatro variables representa un tkrmino &o para cuatro variables. El número binario contiene los cuatro Wts O101 y el término correspondiente que reprewnta es A'BC'D. los términos mínimos de cuadrados adyacentes en el mapa son id& adyacentes
ticos, excepto por una variable, que aparec'e compIementada en un cuadrado y sin complementar en el cuadrado adyacente. De acuerdo cm esta definici6n de ser adyacente, los cuadrados de los exttemos del mismo renglón horizontal pueden también considerarse adyacentes. Lo mismo se aplica a
los cuadrados superior e inferior de una columna. Como multado, los cuadrados de las cuatro esquinas de un mapa tambih pueden considerarse como adyacentes. Una funcibn booleana r e p m t a d a por una tabla de verdad se grafica en el mapa insertando unos en aquellos cuadrados donde la funcibn es 1. ios cuadrados que contengan unos se combinan en grupos de cuadrados adyacentes. Estos grupos deben contener un número de cuadrados que sea una potencia entera de 2. Los grupos de cuadrados adyacentes combinados pueden compartir uno o más cuadrados con uno o más grupos. Cada p p o de cuadrados representa un ténnino aigebraico y el OR de estas términos da una expmión algebraica simplificada de Ia función. Los siguientes ejemplos muestran el uso de1 mapa para simplificar funciones boolearw.
En el primer ejemplo simplificaremos la funcibn booleana
Ei mapa de tres variables para esta funci6n se muestra en la figura 1-8.Hay cuatm cuadrados marcados can ntuneros &os que produce un 1 para la M b
uno, cada cual para los términos n . Estos cuadradoe pertenecen a los os minimos 3, 4, 6 y 7 y se reconde la figura 1-7@). I h cuadrados adyacentes se combinan en la tercera columna. Esta columna pertenece tanto a B come a C y produce el término BC. Los dos cuadrados restantes con unos en las dos esquinas del segundo rengldn son adyacentes y pertenecen al mglbn A y a las dos columnas de C', asl que producen el término AC'. La expresión algebraica simplificada para la M b n es el OR de los das términ=
EL segundo ejemplo simPl%ca'la siguiente función booleam
. t
v
Los cinco téminos mínimos están marcados con wios en los cuadradcorrespondientes del mapa de tres variables que se muestra en la figura 1-9. L m cuatro cuadrados en la primera y cuarta columnas son adyacentes y representan el ténnino C'. Los cuadrados wtantes marcados con 1 prbme~
~ L
~ 1
*
~
m** dul
c . -
r
p
.A
i ~ A , .
L
baww
~
A
c d
l d
-
Figura 1 4 Mapa para F ( k B, C) = E (3. C 67).
figura í-9 Mapa para F(A, 8. C)= Z (O, 2,4,5,6).
l
i
i
.
*
SCUdN 1-4
Simpliiicacióri por mapas
15
cen al término mhhor5 y pueden combinarse con ek cuadrado del término para producir el ténnino AB'. ta funci6n simpmcada es
.mínimo 4
9
= C'
+ a''
El Wrcer ejemplo necesita 'unmapa de cuatro variables. P(A, B. C, D)=
Z (O.
1,2 6,8.9,10)
m el mapa cubierta por esta función de cuatro variables comiste de las madrados marcados con unos en la figura 1-10. La funci6n contiene unoe en las cuatro esquinas que, tomados como grupo, dan el t4rmUio B'D'. Esto ee rpodble porque esto8 cuatro cuadrados m adyiteentes cuando el mapa se consWera con las orillas superior e inferior, izquierdh y de& toedndose. t o s dos unos a la izquierda dei renglon supmibr 8e combinan con los dos unos a la izquierda de la hileta húwiar para que den el t é n i n o B'C'. El 1 *stanhen el cuadrado del tremitto minitn~6 se combina con el término mInimo 2 para dar el término A'CD'. ta funcidn simplificada es
El 4,
e 4i 1
r
a
F = BID'
+ B'C' + A'CD'
~
-Y ~implificaci6n de producto de sumas Las &presiones booleanas derivadas de los mapas en los ejemplos anteriores se expresaron en forma de suma de productos. Lrw h5rminos de productos son tdrmincris con AND y la sumde116ta el 08 de estos términos. Algunas veces es conveniente obtener f expresibn d@aira' para la función en una forma de producto de suma. Las sumas son tbrminos O R y el producto denata el'AND de estos términos. Con una rnodificacibn menor, la forma de producto de sumas puede obtenerse de un mapa. El prucdmiemto para obtener h exptesión He producto de sumas se sigue, de Ias propiedades básicas del AIgebra bmlieafiaiLLos unos del mapa Figura 1-10 Mapa para F(A, P,.G, D)= C (O, 1,& 6,8,9,10). .C
representan los t h h o s minios que prcdueen 1 para la funci6n. Los cuadrados no marcados con 1 representan los h r ú n o s mínimos que producen O para la funah. Si marcamos los cuadrados vacíos con c e m ~y lo^ combinamos en grupos de cuadrados adyacentes, obtenemos el complemento de la funcibn, F. Tornando el complemento de F' produce una expresibn para F en la forma de producto de sumas, La mejor m e r a de mostrar mto es con un ejemplo. Queremos simplificar la siguiente función booleana tanto en la forma de suma de productos como en la forma de produeto de sumas:
Los unos marcados en el mapa de h figura 1-11 representan los t4miinos mhimm que producen unos paza la funcibh Los cuadrados marcados con ceros repwentan ios términos mínimos no incluidos en F y por lo tanto denotan el complemento de F. Combinando los cuadrados con unos nos da la M 6 n simplificada en la forma de suma de productos:
F
= B'D'
+ B'C' + A'C'D
Si los cuadrados marcados con ceros se combinan, como se muestra en el diagrama, obtenemos la funci6n complementada simplificada:
a4 -
F'
= AB
+ CD + BD'
.
Toman& el.complemento de F', &tenemos la funci6n simplificada en la hfrna de producto de sumas: t
"
F
= (A'
+ B1)(C'+ D1)(B' + DI
b . d i a g r a m 16@m de las dos expresiones simplificadas se muestran en la f i w a 1-12, expresión de suma de productos se implanta en la figura
SMXI~N1-4 S i m p m por mapas
a) Suma de 4 -
F = B'D' + B'C +A'C'D !Figura 1-12 Diagrsmas Id@
17
-
b) Roductm de suma
F = ( A ' + ~ '(C'+D')V'+D) ) c m compuertas AND y
OR
1-12(a) con un grupo de compuertas AND, una para cada uno de: ios términos AND. Las salidas de las compuertas AND se conectan a las entradas de una compuerta OR iinica. La misma funci6n es implantada en la figura 1-220 en la forma de producto de sumas con un grupo de compuertas OR, una para cada uno de los b4miinos 0R. Las salidas de las compuertas OR se conectan a las entradas de una compuerta AND Suiica. En cada caso se supone que Ias variables de entrada están directamente disponibles en su complemento, así que no se incluyen inversores. E l patr6n establecido en la figura 1-12 es la forma general por la cual cualquier funci6n boofeana se implanta cuando se expresa en una de las fonnas estándar. h s compuertas AND se conectan a una compuerta OR única cuando están en la forma de la suma de productos; h s compuertas OR se conectan a uaa compuerta AND única cuando esun en la forma de producto de sumas. Una expresión suma de productos puede implantarse con compuertas NAND como se muestra en la figura 1-13(a). N 6 k e que la segunda compuerta NAND se dibuja con el símbolo grsfico de la figura 1-5(b}. Hay tres Iíneas en el diagrama con &culos en ambos extremm, Los dos dyulos en la misma lhea designan el doble complemento, y puesto que (x')' = x, los dos círculos Pueden quitame y el diagrama resultante es equivalente al que muestra en la figura 1-12(a), Anhlogamente, una expresidn de prcducta de sumas puede implantarse con compuertas NOR como se muestra en la figura 1-13(b). La segunda compuerta NOR se dibuja con el sfmbolo @fim de k figura 1-4(b). Otra vez, los dos &culos a ambos ladm de cada h e a pueden quitarse, y el diagrama asi obtenido es equivalmte al que se muestra en la figura 1-12(b).
Condiciones "no importai' Los unos y ceros del mapa representan los téminos mínimos que h a m que la funci.6n sea igual a 1 o O. Hay ocasiones donde no importa si la funci6n produce un O o un 1 para un M i n o mínimo dado.Ya que la funci6n puede ~r un O o un 1, decimos que no nos importa cuál pueda ser la gatida de la
a) Con wmpuertas NAND 1F1
-.,
-
- L X L . . L L - -
3 La=--
.---
A-
m-&-
funci6n para este t4rmino mínimo. ios t h i n o s mínimos que pueden p m ducy un O o un 1 para la funcibn se llaman condicianes "no U n p ~ k i "y se marcan con una X en el mapa. Estas condiciones "no importanproporcionan una simpljficición adicional de la expresihn algebraica. "cuandose e w o p cuadrados adyacentes para la funcibn en el mapa, puede suponerse que las X sean O 0 1, cualquiera que dé la expresibn m á s simple. Además, la X no se necesita si no contribuye a la simplificaci6n de la funcidn. En cada caso, la elección depende &lo de la simplifiación que ejemplo, considerese la simiente funcidn b e a r i a importa": F(A, B, C) =
(O,% 6 )
t é m i n o s mínimos "no importa", enlistados con d prod&en un O o un 1 para la funcibn. Los demás tkrmintw mhimos, 4 y 7, producen O para la funcibn. El mapa se muestra en la figura 1-14. Las términos minimae de F se marcan con unos, aquellos de d se marcan con X y los cuadrados restantes se marcan ceros. Los unos y las X se componen en cualquier manera práctica para incluir eI mayor número de cuadrados adyacentes. No es Figura 1-14 Ejemp10 de mapa eon condicionen "no importam.
' nwe'mm incI& bdas a algana de las
a
-,incluir
>
X, m q u e sf todos 1& m.Al los h r i i n o s mhimos "no-importa"1 y 3 m los unos en el primer renglón obtenemos el término A'. E l 1 restante para el término mínimo 6 m combina con el término mínimo 2 para obtener el tdrmino BC'. La expresidn simplificada es i10 dbt m
F
= A'
+ BC'
N&se que el término mlnimo ''no importa" 5 no se induy6 porque no --m-contribuye a la simplificación de la expresibn, Nótese también que si los -tenminos mínimos "no importa" 1 y 3 no hubiesen sido induidos con los %os, la expresihn Bynplificada para F sido
u
-
F
wL i Y"
A'C'
+ BC'
Esto requerida dos compuertas AND y una compuerta OR,en comparacibn -cQn
,
la expmibn obtenida previamente, que requiere d o una compuerta AljD (Y) y una compuerta OR (O). Lm. función se determina completamente una vez que las X se asignan el mapa a los unos o a los ceros. AsI la expreaibn
,,
representa la funci6n bookana
-
, -.A
i d
a
a
b t a eonsiste de los t4rmintis mínimo9 originales 0,2 y 6 y de los términos &irnos "no importa" 1 y 3. El ,Wmho mhimo 5 no se incluye en la M b n . Puesto que los t h n h o s m h h o s 1, 3 y 5 se espeeifiearon oomo condiciones "no importa"!#hemos escogido ios términos m h h o s 1 y 3 para producir un 1 y el término mCnima S para prcducic un O. Esto se escogi6 así porque esta a s i v i 6 n produce la exgmión booleana más simple. Adbqbut8!dtb&P
- 2 5
1-5 Circuitos combinatorios r-
*""*-
.cm
'Un circuito combinatorio es un arreglo de compuertas lógicas con un conm - d u n t o de entradas y salidas. En cualquier momento dado, los valores binarim de las salidas son una combinación binaria de las entradas. En la figura 1-15, diagramu se muestra un diagrama de bloques de un circuito combinatorio. Las n de bloqaw variables de entrada W r i a s vienen de una fuente extema, las m variables 'W --'--" ~ ldr d e salida b i a s van a un destino externo, y entre éstas hay una interm-exihn de compuertas lógicas. Un circuito mmbirrato~otransforma la infor-
m variables de d d a
Rgura 1-15 Diagrama de bloque con circuito comb'mbria
maci.h binaria de los datos de entrada dadm a los datos de salida requeridos. Los circuitos combinatorios se emplean en las computadoras digitaks pata generar decisiones de control bina* y para proporcionar los componentes digitales requeridos para el procesamiento de datos.
Uii circuito d i n a t o r i o puede desctlbirse mediante una tabla de verdad que muestre la relación buiaria entre las n variables de entrada y las m variables de salida. La tabla de verdad enumera los valores biarios de salida correspondientes a cada una de las 2' combinaciones de entrada. Un circuito combinatorio puede-se tambh con m funciones booleav ~ G - M S ,una pot cada variable de salida. Cada función de salida se expresa en términos de las n variables de entrada. adlisls El andlisis de un circuito combhatorio comienza con un diagrama de circuito lgico determinado y cuImina con un conjunto de funciones booleanas o una tabla de verdad. Si el circuito digitai va 'acompaiiado de una explicacibn verbal de su funQ6n, las funciones booleanas o la tabla de verdad es suficiente para la verificacibn. Si la funclbn del circuito eskl en hvetigaci6n, es necesario interpretar la operación del hito a partir de las funciones booleanas derivadas o de la tabla de verdad. El dxioo de tai investigación se realiza si uno tiene experiencia y familiaridad con circuitos digitales. La capacidad para correhcionar una tabla de verdad o un conjunto d 4y A de funciones hleanas con una brea de pmxwniento de infonaci6n es d r a un arte que se adquiere con la experiencia. diseño El d k d o de &mito&combinatorios parte del planteamiento verbal del problema y termina con iin diagrama de cirruito lbgiro. El procedimiento comprende ha siguientes pasos: C
1. Se establece e1 problema. 2 Se asignan símbolos literales (letras) a las variables de entrada y salida. 3. Se deriva la tabla de verdad que define la relacidn entre entradas y d a s .
4. Se obtienen.las funciones booleanas simplificadas para cada salida. 5. Se traza el diagrama 16gico. -A
-
-
Para demostrar el M o de h c i m u b combinatorios presentarnos dos ejemplos de circuitos atitm&ticossimples. Estos circuitos sirven como b 8 s i c ~de ~ construcción para ciscuítos a r i t d b s más complicados.
+misumador El circuito aritm6tico digital más simple es el de la suma de dos dígitos binarios. Un circuito combinatorio que ejecuta la suma de dos bits se llama un semisumadar. Uno que ejecuta la suma de tras bits (do6 bib ~ignificativoo
C
9 **t 1 &
. &
a
y el acarreo previo) se llama sumador completo o total. El nombre anterior proviene del hecho de que se necesitan dos semk+ufnadorespara implantar un sumadoc completo. Lis variables de entrada de un semisumador se llaman bits sumando y c&umando. Las variables de salida se llaman suma y acarreo. Es necesario especificar dos variables de salida porque la suma de 1 + 1 es el binario 10, que tiene &S ¿@tos. Asignamos los shbolos x y y a las dos variables de entrada y S (por suma) y C (para acarreo) a las dos variables de salida. La tabla de verdad para el sernisumador se muestra en la figura 1-16(a). La salida C es O, a menos que ambas entradas sean 1. la salida S representa el bit menos significativo de la suma. Lns funciones booleanas para las dos salidas pueden obtenerse directamente de la tabla de verdad:
-
b& b ~ S = x ' ~ + x ? / , ' = x ~ i.ddoiahab&dddc = ~ o . 1 A
El)diagrama lógico se muestra la figura 1-16@). Consiste de una compuerta XOR y una compuerta AND. -
..
aumaaor compiero io btau El sumador compieto ea m circuito combinatorio que forma la suma aritm& tiea de tres bits de entrada. Consiste de tres entradas y dos salidas. Dos de las variables de entrada, denotadas con x y y, representan los dos bits lid significativos a sumarse. ia tercera enkada, z, representa el acarreo de la -icibn menos significativa previa. Las dos salidas son necesarias porque la isuma aritmética de tres dígitos bhrios fluctilia entre O y 3 y el 2 o el 3 binario, necesitan dos dígitos. Las dos salidas se designan por los simbolos ' S (por suma) y C (por acarreo). La variable binaria S da el valor del bit . menos sign&cativo de la suma. La variable binaria C da el acarreo de salida. La tabla de verdad para el sumador completo se muestra en Ia tabla 1-2.Los
-
---
--
Figura 1-36 Semisumador.
a) Tabla de verdad
b)D+m+o
,
22
c&ITlLO
UNO CtmJtos de lógica digital
TABLA 1-2 Tabia de wrdad pat.a sumad~.mmpieto
Entiadas
B:d
d-
Salidas
...
&1'
-&o
rrvn 9d I!
renglones baja las variables de &bada deignan todas las posiñles
combinaciones que pueden tener las variables binarias. El valor de ias vafiables $e aaiida s e determina de la suma aritmktiea de los bits de entrada. Cuando todos los bits de entrada son 0, la salida S es igual a 1 cuando sblo una entrada es igual a 1 o cuando las tres entradas son iguales a 1. ¿Lasalida C tiene,un -a de 3. si dos o tres entradas son igwles a 1. Los mapas de la figura 1-17 sirven para encontrar las expresiona algebraicas para las dos variables de salida. Zios unas en los cuadrados para 10s mapas de S y C se determinan dkedanwnte de los t&nninos mínimos en -la tabla de verdad. Los cuadrados con unos para la salida S no e combinan en grupos de cuadrados .adyacentes. Pero ya que la salida es 1 cuando un 4 -----número impar de entradas es 1, S es una función impar y representa la Aci6n XOR de las,variabIes (véaae lo establecido al final de la s ~ d 6 n 1-21, Lns cuadrados comunos para la salida C pueden combinarse en una variedad de maneras. Una expresi6n posible para C
-a
C = Ay
6Y
+ (x'y + q ' ) z
Pigun 1-17 Mps para semisumadbr.
DhQona cuenta de que x'y + xy' = x @ y o incluyendo la expresi6n para la saiida S, obhernus las expresiones holeanas para eI sumador c o m p k
El diagrama 16gico del sumador completo se muestra en la figura 1-18. N6tese que el circuito del sumador completo consta de dos semisumadores y una compuerta OR Cuando lo usemos ,en los rapltulos subdguientes, el sumador completo (FA) se designara por un diagrama de bloque como se muestra en la *figura 1-18@).
Los circuitos digitales eonsideradus hasta aqyi han sido combinatorios, donde las 'salidas para cualquier tiempo dado son enteramente dependientes de las entradas que estén presentes en ese tiempo. Aunque es probable que cada sistema digital tenga un circuito combinatoh, la mayor parte de los sistemas encontrados en la practica tambidn incluyen elementos de almacenamhto que requieren que el sistema se describa en t&mhos de circuitos secuenciales. El tipo más común de circuitos secuenciales es el tipo sínmno. Los circuitos secuenciales stncronos emplean seiiales que afectan las elementos de almacenamiento s610 en instantes discretas de tiempo. La sincronizaci6n I d se logra con Un dispositivo de tiempo llamado generador de pulso de reloj, que produce un tren periodico de pulsos de reloj. Lus p u h de reloj a distribuyen i kavQ del sistema de manera P que los e1emenlor de alma=&cenamiento se afectan s6lo con la llegada del pulso de iincmniraci6n. La a-d ' circuitos -endales shcronos con reloj son de los que m6s se emplean en la prbctica, ya que raramente maüieptan problemas de inntabilidad y i u LL - temporizaci6n le dexompone f4cihente en pisos dSsmetos independientes, cada iuio de los cuales puede considerarse separadamente. cimrttos secuedale6 Las elementos de -hacenamiento ernpkadas en los circuitas semenmluj ciales con reloj se llaman flip-flopp. Un flipflop es una celda binaria capaz
'*,
-
L
almacenar un bit de información. Tiene dos salidas, una para el valor normal .y una para el valor complementario del bit almacenado en 41. Un flipflop mantiene un estado binario hasta que es dirigido por un pulso de reloj para que cambie de estado. La diferencia entre los diversos tipos de fiipflops está en el número de entradas que posean y la manera en la cual las entradas afeetan el estado Finario. Abajo se presentan los tipos m k comunes de flipfbps.
de
+-
m Flipflop SR
m '
--
a r z i m#
El símbolo grsfico del flipflob SR se muestra en la figura 1-19(a). Tiene tres entradas, S (de inicio), R (reinicio o borrado) y C (para reloj). Tiene una
,
-
saIida Q, y a veces también tiene una salida compIernentada, la que se indica con uh círculo en la otra terminal de salida. Hay un pequeiio triángulo enfrente de la letra C, para designar una mtrada dimímica. El simbolo indicador dinámico denota el hecho de que el flipflop responde a una transid6n positiva (de O a 1) de la señal de reloj. , La operaci6n del flip-flop es como si'gue. Si no hay un señai en la entrada de reloj C, la salida del circuito no puede cambiar independientemente de cuáles sean Jw valores de las entradas S y R. S61a cuando la selial de reloj cambia de O a 1 puede la salida afectarse de acuerdo con los vabres de las entradas S y R. Si S = 1 y R = O cuando C cambia de O a 1, la salida Q se inicia en 1. Si S = 10 y R = 1 cwiido C cambia de O a 1, la salida Q se "reinicia" o barra en O. Si tanto S como R son O durante la transicih de d o j , la salida no cambia. Cuando tanto S como R wm Iguak a 1, la salida es impdecihle y puede ser O o 1, ,dependiendo de los retrasos de tiempo internos que ocurran dentro del circuito. La tibla característica mostrada en Ia figura 1-190 resume la operacidn del flipflop SR en forma tabular. Las columnas de S y R dan los valores bimrios de las dos entradas. Q(t) es el estado binario de la d i d a Q en un tiempo dado (referido como el estado Q(t + 1) es el estado binario de la salida Q después de la ocurrencia de una transicibn de reloj (referida como e1 estado siguiente). Si S = R = O, una transici6n de reloj no produce un cambio de estado Iesto es, Q{t $ 1) = Q@].Si S = O y R = 1, el flipflop va al estado O (rwiicio). Si S = 1 y R = O, el flip-flop va d estado 1 {inicio}. ,d
Figura 3-19. mipfiop SR.
puhs de reloj--do S = R = 1 ya que produce un estado siguiente indekmimdo. Esta condicih indeterminada hace al flipflop SR diflcü ¿e manejar y por 10 tanto. se usa rara vez en la practica.
El fiipfeop SR no debe &ir
Flip-flop D El flip-flop D (datos) es una ligera modificaci6n del flipflop SR. Un flip-flop SR se convierte a un flip-flop D insertando un inversor entre S y R y asignando el símbolo D a la entrada única. La entrada D se muestra durante la ocurrencia de una transici6n de reloj de O a 1. Si D = 1, la salida del flipflop va a1 estado 1, pero si D = O, la salida del flip-flop va al estado O. El simbolo gráfico y la tabla característica del flip-flop D se muestran en la figura 1-20.De la tabla característica notamos que el siguiente estado Q(t + 1) se determina de la entrada D. La relaci6n puede expresarse por una ecuación característica:
Esto significa que la kalida Q del flip-flop recibe su valor de la entrada D cada vez que la seííal de reloj pasa a través de una transición de O a 1. Nótese que no existe una condicibn de entrada que deje el estado del flip-flop D sin cambio. Aunque el flip-flop D tiene la ventaja de tener sólo una entrada (excluyendo a C), tiene Ia desventaja de que su tabla caracteristica no tiene una condición Q(f + 1) = Q(t) "sin cambio". La condici6n "sin cambio" puede llevarse a cabo deshabilitando la seiial de reloj o retroalimentando la salida en Ia entrada, de manera que los pulsos de reloj conserven inalterado el estado del flip-flop.
Fiip-flop JK Un flip-flop JK es un refinamiento del flip-flop SR en el sentido que la condición indeterminada del tipo SR se define en el tipo JK.Las entradas J y K se comportan como las entradas S y R para iniciar y reiniciar el fiip-flop, respectivamente. Cuando las entradas J y K son ambas igual a 1, una transición de reloj alterna las salidas del fliprfl~pa su estado complementario. Figura 1-20 Flip-flop R.
Q ( t + 1)
Limpiar a O Establecer en 1
b) Tabla c n m c t d s t k
La figura 1-21 muestra el simbolo g r á k y la tabla caracterlstica del flipfbp IK. La entrada J es equiv.ei1mte a Ia entrada S (inicio} del flipflop SR, y la entrada K es equivalente a la entrada 8 (reinicio). En lugar de la mndicih indeterminada, el flipflop JK tiene una ccmdici6n complementaria Q(t 4- 1) = Q'(t) cuando tanto J como K son igual a 1.
np-flop T uentra en l* libros de texto es el fiipflop otro tipo de f l i ~ bp que T (de complemento, foggle). Este @p-flop, que se muestra en la f p r a 1-22, se obtiene del tipo JK mando las entradas J y K se conectan para proporcionar una entrad'a $ica designada por T.El fiipfiop T,por lo tanto, tiene sólo dos condicioms. Cuando T = O (/ = K = 0)una transicibn de reloj no cambii el &tado del flip-ficp. Cuando T = 1 U = K = 1) una transici6n de reloj complementa el estado del flip-flop. Estas condiciones pueden expresarse por una ecuacibn característica:
Flip-flqp disparado por el flanco El tipo más común de flipflop que
sirve
para sincronizar eI cambio de
estado durante una transicidn de pulso de reloj es el flipfiop disparado por
e
!
sin cambio Limpiar en O Ekkablecer en 1 CwnplemPniar
b) Tabla de cuaclerbtiws
Figura 1-21 Hip-fiop JK. Figura 1-22 Flipflop T.
pulsasi, del nIoj
el borde. En este tipo de flip-flop, las transiciones de la salida m n a un nivel específim del pulso de reloj. Cuando el nivel4dd pulso de entrada excede este nivel de umbral, las entradas se -en de manera que el fiip-flop no responde a d i o s adicionales de las wtradas hasta que el pulso de reloj regresa a O y m pulso. Algunos flipflop disparados por el fianco tienen una transici6n en el flanco de bajada (transici6n de borde positivo) y otras c a m una transici6n en el borde descendiente (transicibn de flan& negativo). La figura 1-23{al muestfa ia &tal del pulsa ae reloj en un flip-flop D disparado por el borde positivo. üi valor en la entrada D ae transfiere a la salida Q cuando d reloj hace una.tLansici6n positiva. La salida no puede cambiar cuando .eI reloj esta en el niwl 1, en el nivel O o en una transición del nivel 1 d nivel O. La transieibn de reloj positiva efectiva incluye un tiempo mínimo llamado el tiempo de esfablecimimto, ,en el cual la entrada D debe permanecer en un valor constante antes de la transición, y un tiempo definido llamado tiempo. de retencidn, en el cual la entrada D no debe cambiar despuCs de la transición positiva. La transicibn positiva efectiva es pcir lo general una f r a d n muy pequeiIa del periodQ total del pulso de reloj. Ls figura 1-23@) muestra d shbolo gr6fm correspondiente y el diagrama de tiempos para un fiip-flop D disparado por el flanco negativo. El símbolo gráfico incluye un círculo de negaci6n e~rentede1 indicador dh8&o de La entrada C. Esbo denota comportamiento disparado por el borde neptivo. En &e caso el flip-flop -nde a la t r d b n de Ia señal dd reloj del nivel 1 al nivel O.
Figura 1-23 Flipflop activado por Flanco.
positiva e) Fiiphp D activado por ibnoo positiva
de reloj negativa
b) F l i p h p D activado por h - mnegativo
*" a
flfpflo~
~mo*w~lawo
Otro tipo de fiipflop que se usa en algunos sistemas es el fiipflop amessclavo. Este tipo de circuito consta de dos flip-&s. El p h e m es el amo y responde al nhel p i t i v o del re14 el segundo es el d a v o y responde . al nivel fiiegativo del re1.q. Ei mdhdo es que la saiida cambia durante la trmsiciian de la h l del reloj de 1 a O. La tendenaa es alejarse del uso del fiip-flop mo-esclavo y acercarse a los flipflops disparados por el flanco. im fiipflops disponibles en c h i t c s integrados proporcionarh a vepara iniciar o borrat el fiipflop en forma asincrólo genaal se llaman preinicio (preset) y 'borrar [clear) y dedan al fip-flop en el nivel negativo de la S-1 de entrada sin necesidad de un pulso de reloj. Estas entradas son útiles para llevar los fiipflops a un estado inicial antes de su operación cronornetrada.
ces terminales de entrada dca. Estas entradas por
TabIas de excitacibn Las tablas caracteristicas de los flip-Aóps especifican el estado siguiente cuando se conlas entradas y el estado presente. Durarrte el d M o de los h i t o s secuenciales conocemos por 10 general h transición requerida dei estado presente al estado siguiente quisidramos encontrar las eondicie nes de entrada del flip-flop que causen la transición requerida. Por esta raz6n necesibmos una tabla que enliste bs combinaciones de entrada reque ridas para un cambio de estado dado: la tabla de excitaeih del flipflop. Fa tabla 13 enlista las tablas de excita& para lm cuatro tipos de flipflop Cada bbia consta de dos oolumnas, Q(t) y Q(k i- 1) y wia columna para cada entrada para mostrar cómo se alcanza la transici6n requerida. Hay cuatro transiciones posibles del estado presente Q(t) al estado siguiente Q(t + 1). TABLA 1-3 Tabla de excitación para cuatro Eiip-flopc
*OOP
JK
Flip-fiop T
Las con'diciones de entrada regueridas para cada una de estas transiciones se derivan de la infonnaci6n disponible en las tablas caracteristias. E l shbolo X en las tablas representa una condicibn "no importa" esto es, no tiene importancia si la entrada del flipflop es O o 1. La r a h de las m n d i c i m ''no importa" de las tablas de excitad6n es que h y dos maneras de ilevar a cabo la trmicibn requerida. Por ejemplo, en un flipflop JK, la transicien del estado p m b de O a lin estado siguiente de O puede Uevarse a cabo haciendo que ha entradas J y K sean iguales a O (para no obtener ningiln cambio) o dejando que J = O y K = 1 para barrar el flipflop (aunque ya até hrrado). En ambos m J debe sw O, pera K S O en el primer caao y 1 en el segundo. Puesto que la transición requerida -4 eri cuaiquier caso, marcamos la entrada K con una X "no imporh" y dejamos que el a d o r +a O o 1 para la entrada K, o ea lo d s conveniente.
1-7 Circuitos secuenciales Un
A
circuito secuencid es una interconexión de fiipfiops y compuertas. La compuertas por si mismas constituyen un circuito mbinatorio, pero cuando se incluyen junto con los flipfiops, e]. circuito completo se clasifica como un circuito secuencial. 31 diagrama de blques de un circuito secuencia1 sincm nizado por el d o j se muestra en la figura 1-24. Consiste en un circuito combinatorio y un niimem de fíipfiops sincronízados por el reloj. En general, puede incluirse cualquier n-ro de flip-flops. Como se muestra en el diagrama, el bloque del circuito combinatorio recibe seiíales binarias de las entradas exkmas y de las salidas de los flipflops. las safidas del circuito combinatorio van a las salidas externas y a las entradas de los flipflops. Las compuertas en el a d t o combinatorio determinan el valor binario que va a almacenarse en los fiipflops despubs de cada transicibn de reloj. Las salidas de los fiipflops, a su vez, se aplican a las entradas del circuito combinatorio y determinan el comportamiento del cjrcuita. Este p m demuestra que las salidas externas de un circuito secuencia1 son funciones tanto de las entradas externas como del estado presente de los flipfIops. Adeds, el estada siguiente de Tos fipflops es también una funcidn del ~ t a d opresente y de las entradas externa As& un circuito secuencia1 se
Figura 1-2;P Diagrama de blque de un circuito s e d 1 &mono con reioj.
especifica por una secuencia de tiempos de hs entradas extemas, salidas externas y estados b W o s de los flipflop intemm. ni'm
d
d
~
--
I I L t l + q am
E-cuacioneede entrada de los fiip-floppUn ejemplo de un circuito secuencia1 se muestra en la figura 1-25. Tiene una variable de entrada x, una variable de salida y y dos flipflops D cronometrados. Las compuertas AND,compuertas OR y el inversor forman la parte I&gicacombinatoria del circuito. tfts intemonexiones entre las compuertas del
eeuaddn de entrada
circuito eombinatorio pueden especiücam por un conjunto de expresiones bleanas, La p m del circuito combinatorio que genera las entradas a los fipflops ~e descrhn por medio de un conjunto de expresiones bmleanas -das ecuaciones de entrada del flipfiop. Adoptamos la n o m a de usar eI &bolo de entrada del fipflop para d,matar el nombre de la variable de la ecuacidn de entrada y un subíndice para designar el slmbolo escogido para la salida del flipflop. Así, en la figura 1-25, tenemos dos ecuaciones de entrada) daignadas DAy ag. La primera letra de cada símbolo denota la
entrada D de un fiipflop D.La letra del subíndice es el nombre del símbolo del flipfl~p.las eamcions de entrada son funciones booleanas para Ias variables de entrada del flipflop y pueden deducirse por inspeeeidn del circuito. Puesto que la salida de la compuerta OR se conecta a la entrada D del flipflop A, escribimos la primera ecuación de entrada como
donde A y B son laa salidas de los dos flipfiops y x es la entrada externa. La aegunda ecuaci6n de entrada se deriva de una compuerta AND tiniea cuya salida se conecta a la entrada D del flip-flop B:
El circuito secuencia1 también tiene una salida externa, que es una funcidn de la variable de entrada y el estado de los flipflops. Esta salida puede especificarse algeb'raicammte por la expresión
y = A%' + Bx'
De este ejemplo notamos que la ecuaci6n de entrada del fiip-flop ea .una expresibn booleana para un circuito combiitorio. La variable con subíndice es d nombm de una variable binaria para la salida de un circuito rombinatorio. E& salida siempre se coneda a la entrada de un flipflop. Tabh de estado El comfiorhmiento de un ciEcuita secuencia1 se detemina por sus entradas, s p salidqs y el estado de los fiipfbps. Tanto las salidas como el estado msiguiente mn funciones de las entradas y del estado presente. Un &mito secuencia1 se espeeifica pw una tabla de estado que relaciona las salidas y i. los estados siguientes como una funci6n de las entradas y de los estados L u presentes. En circuitos menciales sincronizados por reloj, la transicidn del estado presente al estado siguiente se aetiva por la presencia de una &al de reloj. ia tabla de estado paxa el circuito de la figura 1-25 se muestra en la tabla 1-4. ta tabla consta de cuatro secciones, rotuladas estado presente, en-, esfado siguiente y salida, La secci6n del estado presente muestra los estados de los flip-flops A y B en cualquier tiempo t. La sección de entrada da un valor de x para cada estado p m t e posible. La seccibn de estado estadd peseti k siguiente muestra los estados de los qflip-flaps un periodo de reloj despuk edrido rigrrhte a un tiempo f + 1. ta seccidn de salida da el valor de y para cada estado presente y condición de entcada. h derivacibn de una tabla de e6tado consiste en listar primero todas las combinaciones b i i r i a s posiiles del ahdo presente y las entradas. En
'
TABLA
Tabla de atado para el c k d t o de la'figura 1-25
Esbdo
&&do
Entrada siguiétite'
- - - - Salida ,hi&
A
B
x
A
B
Y
este caso tenemos & combinadones binarias &l QOO al 111. Los valores del estado siguiente se deducen entonces del diagrama lógico o de las eeuacioqes de entrada. La ecuación de entrada para el flipfíop A es
1valor del ~ t a d osiguiente de cada flipflop es igual a su valor de entrada D en el estado presente, La transición del estado presente al estado siguiente
..
ocurre despuh de la aplicación de la sefial de reloj. Por lo tanto, el estado siguiente de A es igual a 1 cuando el estado presente y los valom de entrada satisfaen las condiciones Ax = 1 o Bx = 1, lo mal hace que DAsea igual a 1. Esto ee muestra en l h tabla de estado con tres unas bajo la columna para el estado siguiente de A. De manera similar, la ecuación de entrada para el sflip-flop 33 es / f
Dg = A'x
El estado siguiente de B en Ia tabla de estado es igual a 1 cuando el estado presente de A es O y la entrada x es igual a 1. ta columna de +didase deriva de la ecuacibn de salida
tabla
de fstado
La tabh de estado de cualquier circuitu 8ecuenciaI se obtiene por el prmecihimb seguido en
- --
b*
-
combinaciones b i n d s de O a 2m" 1. h s columnas del estado siguiente y las salidas son funciones .del estado presente y de bs valores de entrada y se derivan directamente del circuito o de las ecuaciones booleanas que deal circuita.
Diagrama de estado diaprna de estado
.
La uiformaci6n disponiñle en una tabla de estado se puede representar grgficaniente en un diagcama de estado. En esk tipo de diagrama, el estado se representa con un circulo y la transicibn entre estados se indica con lineas que conectan bs círculos. El diagrama de estado del circuito secuencia1 de la figura 1-25 ae muestra en la figura 1-26.El. diagrama de etado proporciona la misma infonnacidn que la tabla de estado y se obtiene directamente de la tabla 1-4, EI número binario dentro de cada circulo identifica el estado de les Gp-flops. Las líneas de conexión se rotulan con dos números binarios separados por una diagonal. El valor de entrada durante el estado presente se etiqueta primero y el número que s i p a la diagonal da la salida durante el estado presente. Por ejemplo, la iínea que conecta del estado 00 al 01 se rotula l/O, significando que cuando el circuito secuencia1 esa en el estado presente 00 y la entrada es 1, la seilida es O. Despuds de una transici6n de reloj, el circuito pasa al estado siguiente 01. La misma transición de reloj puede cambiar el valor de entrada, Si la entrada cambia a O, la salida se vuelve 1, pero si Ia entrada se queda en 1, la salida permanece en O. Esta infoma&n se obtiene del diagrama de estado a lo largo de las dos líneas que salen del circulo que representa el estado 01. Una línea que conecta a un círculo consigo mismo indica que qo ocurre n b g h cambio de estado. No hay diferencia entre la tabla de estado y el diagrama de estado, excepto por la manera de presentación. La tabla de estado es mAs fácil de obtenerse de un diagrama lbgico dado, y el diagrama de estado se deduce directamente de la tabla de esfado. El diagrama de estado da una vista gráfica de las transiciones de estado y es la forma adecuada para la interpretación humana de1 funcionamiento de un circuito. Por ejemplo, el diagraFimra 1-26 Diagrama de estado de un circuito eecuendal.
m de estado de la figura 1-26 muestra claramente que, partiendo del estado M, la salida es O &tras la entrada perma-a en 1. La primera entrada O después de una cadena de unos da una salida de 1 y transfiere el circuito otra vez al estado inicial 00.
Ejemplo de diseño El procabiento para diseñar circuitos secuenciales se demostrará con un ejemplo específico. El procedimiento de disefio consiste en traducir primero las especificaciones del ci~cuitoa un diagrama de estado. El diagram a de estado se convierte entonces en una tabla de estado. De la tabla de estado obtenemos la informacibn para conocer el diagrama del circuito
~olrtador&ario.
16gico. Queremos disehr un circuito secuencia1 sincronizado por reloj que pase a travds de una secuencia de estados binarioe repetidos 00, 01, 10, 11 cuando la entrada externa x sea igual a 1. E1 estado del circuito permanece sin s u d o x = O. Este tip de circuito se Urna contador binario de 2 bits porque la secuencia de estado es idéntica a la secuencia de m e n t o de dos dígitrrs binarios. La entrada x es la variable de control que especifica cuándo debe proceder el recuento. EI contador bbinario necesita dos flip-flops para representar los dos bits. El diagrama de estado para el circuito secuencia1 se muestra en la figura 1.27. E1 diagrama k dibuja para mostrar que los estados del circuito siguen el recuento binario con tal de que x = 1. El estado siguiente de 11 es 00, el cual causa8que el recuento se repita. Si x = O, el estado del circuito permanece sin cambio. Este circuito wencial no tiene salidas externas y por lo tanto 6610 el valor de la entrada se etiqueta en el diagrama, El estado de los flip-flops se cbnsidera como la salida del contador. Figura 1-27 Diagrama de estado para contador bimrio.
. W 1 H , rYa
-,*F@ 9
~4
tabla de ewrritacidn
hemos asignado el simbolo x a la variable de entrada. Ahora asignamos los simbolos A y B a las salidas de los dos flip-flops. El estado siguiente de A y B, como función del &ado p m t e y de la entrada x, puede transferirse del diagrama de estado a la tabla de estado. Las primeras cinco columnas de la tabla 1-5 constituyen la tabla de estado. I;as entradas de asta tabla se obtienen directamente del diagrama de estada. La tabla de excitad611del circuito aecuencial ea una extensi6n de la tabla de estado. Esta extensión consta de una lista de excitaciones de entrada de los flipflops que causen las transiciones de estado requeridas. Las condiaones de entrada de los flipflops son función del tipo de flip-flop usado. 3 empleamos flip-flops JK, necesitarno5 columnas para las entradas J y K de cada flipflop. Las entradas de flip-flop A se designan por JA y KA y del flipflop B p r JB y Kg. La tabla de exeitaci6n para el flip- flop JK especificado en la tabla 1 3 se usa ahora para obtener la tabla de excitación del circuito secuencial. Por ejemplo, en el primer rengión de Ia tabla 1-5 tenemos una Iransicibn del fiipflop A de O en el estado presente a O en el estado siguiente. En la tabla 1-3 encontramos que una transici6n de estados de Q(t) = O a Q(t 1) = O en un flipflop JK requiere contar con la entrada J = O y la entrada K = X. Así O y X se copian en el primer rengl6n bajo JA y Kk respectivamente. Ya que el primer renglhn tambibn muestra una transici6n del flipfiop B de O en el estado presente a O en el estado siguiente, se copian O y X en la primera hilera bajo JB y Kg.El segundo renglbn de lajtabla 1-5 muestra una transición para el fiip fiop B de O en el estado presente a 1 en el estado siguiente. De la tabh 1-3 encontramos que una transicidn de Q(t) = O a Q(t 1) = 1 requiere contar con la entrada J = 1 y la entrada K = X. Asl 1 y X se copian en el segundo renglbn bajo JB y Kg,respectivamente. Este proceso se cunhtía para cada rengl6n de la tabla y para cada flip-flop, con las condiciones de entrada que se especifican en la tabla 1 3 copiadas en el renglbn apropiado del flipflop particdar que se considera.
+
+
TABLA 1-5 Tabla de dtaci6n para mnbdor b a r i o
Estado acaial
Enlradas de fipfbp
üstado Entrada d m t e
- - A
B
x
A
B
JA
h
JB
KB
Analicemos ahora ia informach disponible en Ia tabla de excitaci6n como en Ia tabla 1-5. Sabemos que un circuito secuencial consiste en un número de fiipflops y un circuito combinatorio. Del diagrama de bloques de la figura 1-24, notamos que las salidas del circuito cqmbinatorio deben ir a ias cuatro entradas Jh Kh JB y &. las entradas al circuito combinatoriu son la entrada externa x y los valores de estado presente de los fiipflops A y B. Además, la función booleana que especifm un circuito combinatorío se deriva de Ia tabla de verdad que muestra la reiacihn entre entrada y salida del' circuito. Lns partidas que enlistan ias entradas del circuito combinaborio se especEcan bajo he alumnas de "estado8presente" y "entrada" en la tabla de excitaci6n. Las salidas del circuito combinatorio se especifican bajo las columnas de "entrada del flip-flop".A& UM tabla de excitacibn transforma un diagrama de estado en una tabla de verdad necesaria para e1 disefío de la parte del circuito mbinatorio del circuito sxuencial. Así, pueden obtenerse ahora las funciones booleanas simplificadas para el circuito combinatoria. lias entradas son las variables A, B y x. Las salidas son las variables Jh Kk JB y &. La i n f o m c i h de la tabla de excitación se transfiere a los mapas?de la figura 1-28,de donde se derivan las cuatro entradas de fiip-flop simplificadas:
Ei diagrama l&&o se dibuja en la figura 1-29 y mmta de dos flipfhps JK (Y). Nbtese que las'entradas y K deteminan el y una compuerta siguiente estado del contador cuando ocurre la &al de reloj. Si tanto J como K son igual a 0, una S-1 de reloj no tiene efecto, esto es, el estado del flip-flop no cambia. Así, cuando x = O, las cuatro entradas de los fipflops son iguales a O y el estado de los flipflops permanece sin cambio aun cuando se apliquen continuamente los puisoei de reloj.
Procedimiento de disefio El diseiilo de los circuitos secuenciales sigue el outline descrito en el ejemplo anterior. Ei comportamiento del circuito se formula primero en un diagrama de estado. El número de flipflops necesarias para el circuito se dete& por la cantidad de bits listados dentro de los &culos del diagrama de estado. H n h e r o de entradas para el circuito se especifica a lo largo de las h a s dirigidas entre los círculos. Asignamos entonces letras para d-ignar todos los flipflops y las variables de entrada y salida, y procedemos a obtener la tabla de estado. Para m flipaops y n entradas, la tabla de estado consistirá en m columnas para el -do p-k, n columnas para las entradas y m columnas para el estado siguiente. El número de renglones en la tabla ser& hasta de 2"+", un renglh para cada una de las combinaciones binarias del estado
m~".{; - B
eau , -*
B
m' md
I
X
X
i:w,
x
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.
1-Y i
KB= x
Figura 1-28 Mapas para circuita wmbinatorio de y t a d o r . 1
bu
iiim rWm
.
% ' - ' Y
.
A
Q
ir
a
JL-
.-í1
J
Q
-
B
4->C
B
kw
-
Figura 1-29 Diagrama 16gioo de un contador b i i o de 2 bits.
m .-
.
presente y las entradas. Para cada renglón Iistamos el siguiente estado como se espeeifrca por el diagrama de estado. En seguida, se m g e el tipo de fip-flop que vaya a usarse en el circuito. La tabla de estado se extiende entonces a la tabla de excitaci6n incluyendo las columnas para cada entrada de cada flipflop. ta tabla de excitacidn para el tipo de flipffop en activo puede encontrarse en la tabla 1-3.De la información disponible en esta tabla e inspeccionando las transiciones del estado presente al estado siguiente en la tabla de estados, obtenemos la eminf~maci6n para hs condiciones de entrada de los flip-flops en la tabla de excitación. La tabla de verdad para la parte del circuito combinatorio del circuito secuencia1 estA disponible en la tabh de excitacidn. Las columnas de estado presente y entrada constituyen las entradas de la tabla de verdad. Mediante la simplificación por mapas obbern~sun conjunto de ecuaciones de entrada de los flipflops para el circuito combinatono. Cada ecuaci6n de entrada de flip-flop especifica un diasama lógico cuya salida debe conectarse a una de kc entradas del flip-nop. El circuito combinatorio obtenida de esta manera, junto con los flip-flops, constituye el circuito secuencial. tas salidas de los flipflops se consideran a menudo como partes de las salidas del circuito secuenciaI. Sin embargo, el circuito combinatorio también puede contener salidas externas. En tal caso, las funciones booleanas para las salidas extemas se obtienen de la tabla de estado mediante las técnicas del disefío del circuito combinatorio. Un conjunto de maciones de entrada de los flip-flops especifica un circuito secuencid en forma algebraica. El procedimiento para obtener el diagrama Mgico del conjunto de ecuaciones de entrada de los flip-flops es un proceso directo. Primero dibuje los flip-flops y rotule todas sus entradas y salidas. Entonces dbuje el circuito combinatorio de las expresiones booleanas dadas en las ecuaciones de entrada de los flipflops. Finalmente, conlas salidas de los flip-flops a las entradas del circuito combinatorio y las salidas del c i d t o combinatorio a las entradas de los flipflops.
1-2
Determine por medio de una tabla de verdad la validez del teorema de DeMorgompara tres variables: (ABC)' = A' + B ' + C'. Liste la tabla de verdad de una funcibn XOR (impar) de tres variables:
1-3.
Simplifique las siguientes expresiones usando Algebra holeana.
1-1.
x=A6B@C. a. A +AB b. AB + AB'
+ AC + ABC' + ABC
c. A'BC
d. A'B
14
1-5.
14
Simplifique las siguientes expresiones usando &lgebrabooleana: a. AB + A(CD CD') b. (BC' .t A'D) (AB' + CD') Siguiendo el teorema de DeMorpn, muestre que: a. (A + B)'(A' + 8')' = O b. A + A'B + A'B' = 1 Dada Ia expresibn booleana F = x'y + ryz': a Obtenga una expresión algebraica para el complemento F. b. M u e s b que F F' = 0. e. Muestre que F F' = 1. Dada la funci6n booleana F = xy'z + x'y'z + xy a Wte la tabla de verdad para la W n . b. Dibuje un diagrama 16gico por medio de la expresi6n booleana original. C. Simplifique la expmsi6n al@raia mediante el hlgebra booleaila. d Enliste la tabla de verdad de la funci6n obtenida de la expresi6n simplificada y muwtre que es h misma que la tabla de verdad en la parte (al-
+
m
+
~~undiagrama16gicodela~6n~plificadayeomparedn~~0 total de compuertas con el diagrama de la parte @). Simplifique las siguientes funciones h l e a n a s mediante mapas de tres e.
1-6.
variables. a.
F(x,y,z) =
b. F(x, y, z) =
19.
2 (0,1,5,7) (1,2,3,6,7)
2
c, F(x,y,z) = (3,5,6,7) d. F { A , B , C ) = S ( 0 , 2 , 3 , 4 . 6 ) Simplifique las siguientes funciones bleanas por medio de mapas de cuatro variables.
a. F(A, B, C, DI = 2 (4,6,7,15) b. F(A,3,C, O ) = (3,7,11,13,1& 15) e. F(A, B , C , D)= (0,1,2,4,5,7,11,15) d. F(A,B,C,D)=~(O,2,4,5,6,7,8,10,13,15) Simplifique la~sigui&ntes exprwiones en (1) forma de suma de productos y en @) £0- de producto de sumas. s. x'z' + y'z' yz' + xy b. AC' B'D 1- A'CD + ABCD Simplifique las siguientes funciones booleanas en hnna de suma de productos por medio de un mapa de cuatro variables. Dibuje el diagrama lbgiw con (a) compuerh ANDOR; @) compuertas NANX).
2
1-10.
+
1-11.
+
F(A, B, C,D) =
1-12.
2 (0,2,8,9,10,11,14,15)
Simplifique las siguientes funciones booleanas en la forma de producto de sumas por medio de un mapa de cuatro variables. Dibuje el diagrama lógico con (a) compuertas OR-AND; @) compuwtas NOR.
a----
- 3
1-14.
4 &A F(w,x,y,z) = 2 (2,3,4,5,6,7,11,14,15) gimPG4ue M b n booleana F junto con las condiQones "no importa"d en (1) forma de suma de productos y en (2) forma de pioduch de sumas.
Según la tabla 1-2, deduzca la expresi6nh l e a n a para la salida S (suma) de un sumador completo en forma de suma de productos. Luego, por una
operacibn algebraica, muestre que S puede expresarse como el XOR de tres variables de enbada.
Una función de mayoría se genera en un circuito combinatorio cuando la d i d a es igual a 1si las variables timen más unos que ceros. De otra manera la salida es O. Diseñe una funY6n de mayorfa con tres entradas. 1-16. DiseAe un circuito combinatorio con tres entradas x, y y r y las tres salidas A, B y C. Cuando la entrada binaria sea 4,5,6 o 7 la salida binaria es uno menos que la entrada. 1-17. Muestre que un flip'flop JK puede eonve~rsea un flip-flop D con un inversor entre las entradaa 1y K. 1 1-18. Usando la informaci6n de la tabla característica del flip-fiop JK enlistada en la figura 1-21(b), deduzca la tabla de exdtaa6n para el flipflop JKy compare su respuesta con la tabla 1-3. 1-19. Un circuito secuencial tiene dos flip-flop D:A y E; dos entradas: x y y, y una salida z. Las ecuaciones de entrada de los flip-flops y la salida del circuito son como sigue: S .M 1-15,
M DA = x f l l + X A i ) l s (B. =rfB +xA ,M , t ! , t i T . Q #
am
d l i k @ > C * i Y
-iH
z=B
a. Dibuje el diagrama ldgico del circuito. b. Tabule la tabla de estadm.
1-20.
fepetici6n. .I-n. oidm-db-~&dcmdosBipflopsJK:AyB;ydosentrridas:E -m m y X. Si E = O, el circuito permanece en el mismo estado a de1 valor de x. Cuando E = 1 y x = 1, el circuito pasa a havk de transiciones de estado de M1a 01 a 10 a 11 y de vuelta a 00, y repeticián. Cuando E = I y x = O, el sl circuito pasa a havh de transicion,esde W a 11 s 10 a 01 y de vuelta a 00,y W -epetiC;6n.
m ua d m
m
D M í e un cantador d-dente de-dosbits. Este e~ un circuito secuencia1 con dos flipflop y una enhada x. Cuando x = O, el estado de los fiip-flops no cambia. Cuando a = 1, L -en& de estado es 11, 10, 01, 00, 11 y
Referencias
41
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EN ESTE cAP~TULO 2-1
C k c u h integrados
2-2
Deeodificadores ~ulfíplexores Registros
2-3
24 2-5 2-6
2-7
de eorfifFliento Cmtadores binarios Unidad de memoria Re&-
2-1 Circuitos integrados Los circuitos digittaies se construyen con cikuitos integrados. Un circuito intqpdo (abreviado CI) es un pequefio cristal de silicio semiconductor, liamado m ~ ~ ' t que o contiene , im componentes electrónicos para las compuertas digitdes. Las diversas compuertas se conectan dentro del microcircuito para formar los circuitos requeridos. El microcircuito ce monta en un encapsulado de cerhica o de pldstico y las conexiones se sueMan con finos alambres de oro.a terminales externas para formar el circuito integrado. Ei número de h i n a l e s puede fluctuar de 14 en un encapsulado pequeiio de Q hasta 100 o más en m encapsulado mayor. Cada CI tiene una designad611numérica i m p m en la superficie del paquete, para su identificaci6n. Cada proveedor publica un manual de d a b o un catálogo con la descripcibn exacta y la informacibn necesaria acerca de los circuitos integrados que fabrica. Conforme la tecnología de Ios circuitos inwgrados va mejorando, el número de compuertas que pueden fabricarae en un solo rnicrocircuito ha aumentado consideqablemente, La diferenciación entre los micmcircuitos que tienen ' m a s cuanlas compuertas internas y aquellm que tienen cientos o
. -
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miles de dhs se ham con una ~ e f e f m hpwstablh,da para d i i t i v o s de
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-: inte@aci6n a pequeña, mediana y gran e s c h . b s dispositivos de infsgracidtt m e#& peque% (SSI, small-scale infegratiarr) contienen distintas compuertas independientes en un solo encapsulado. Las entraelas y salidas de las compuertas se conectan directamente a las terminales $el encapsulado. Por lo p e r a l , el número de compuertas es de tenninales dispo&les en el menor que ID y
ECL MOS. CMOS
Ldgica de transistor 'transistor Aioml ' a BI Ldgica de emisor acoplado k d . Metal 6xido semiconductor metáiico Metal &ido hiemiconductor complementario
P- d *.A La familia lógica 'iTL ai la m b popular y Sr funcionado muchos ay se considera como norma; la fmüh ECL tiene ventajas en sistemas que k
h M
LB'
.m-
requieren fumb~mientode aIta velocidad; la familia MOC es apropiada para circuitos que necesitan una alta densidad de componenb, y la familia CMOS es preferible en sistemas que r6qfiikren bajo consuma de e n e .
ECL
La familia 1-a tran~istor-transistor(7TL}fue una evulucibn de una bmmlogía previa con base en diodos y transistores para, la compuerta básica NAND.Esta tecnología se llamaba IiTL (diodetransistor logic), o sea, "1-a de di&transiskir". Posteriormente los didos fueron =plaza& por hnsistors para mejorar el funhmdento del c h i t o , p r lo que el nombre de la familia Idgica se cambi6 a '1ágica transistor-tmnsistoi'.Hay divems variaciones de la familia además de la T T L ~~tándar, como la TTL de alta velocidad, la TTL de baja potencia, la TTL Schottky, la TTL Schotkky de baja potencia, y la TT L Schorcky a v m & i . El voltaje de la fuente de alimentaci6n para los circuitos 'ITL es de 5 voltios y Tos dos niveles I6ghs maproximadamente de O y 3.5 voltios. La familia ihgica de emisor acoplado (ECL) proporciona los h i t o s dital- de más alta v e l d d en forma integrada. ta ECL se aplica en sistemas como supercomputadoras y procesadores de seiiales donde es esencial la alta velocidad. Los transistores de Ias compuertas ECL funcionan en un estado no saturado, condicibn que p d f e alcanzar retrasos de propagau611de 1 a 2 nanosegmdos. E1 trar.sistor metal dxido semiconductor (MOS) es unipolar ya que depende del flujo de un solo tipo de portador, como electrones (canal n) o huecos (canal p). Esto estA en contraste con el transistor bipolar de las compuertas TTL y ECL, donde ambos portadores existen durante el funcionamiento normal. Al MOS de canal p se le conoce como PMOS y al de canal n como NMOS. NMOS es el que se usa c o m h e n t e en circuitos con un solo tipo de transistor M-. ta tecnologia del MOC complementario (CM06) tiene transistores PMOS y NMOC conectados de modo complementario en todos los circuitos. Las ventajas más importantes de Ios CMOS sobre los bipolares son la alta densidad de integrad611de los circuitos, una técnica de pmcesamien~mas simple durante la fabricacidn y un funcionamiento m á s econ6mico debido a su consumo de energía más bajo. Por sus muehas ventajas, los circuitos integrados sirven exclusivamente para proporcionar los diversos componentes digitales necesarios en el diseiio de los sistemas de computadora. Para entender la organizaci6n y el diseino de las computadoras digitales, es muy importante familiarizarse con 1m diversos componen- encontra& en los circuitos integrados. Por esta razbn, los componentes mas basicos se introducen en este capitulo con una explicación de sus propiedades 16gicas. Fstos componenb proporcionan un cat41ogo de unidades funcionales, digitales y elementales empleadas comúnmente como bloques básicos de construcci6n en el diseño de computadoras digíWes.
2-2
Decodif icadores
Las cantidades discretas de informaci6n se representan en las computadoras digitales con chdigm b i r i o s . Un d i g o binario de n bits es capaz de
46:
m Componentes ditales
-. . .
repmxnhr hasta 2' elementos distintos de informaci6n codificada. Un d e c e dificador de un circuito combinaborio que convierte la informaci6n b i a de las n entradas d ~ d a s a un máximo de 2F salidas únicas Si la informaci6n codificada en n bits tiene combinaciones de bits no usada, el decodificador puede tener menas de 2' salidas. h decodificadores p~esentadmenesta secci6n se llaman d d i f i c a do= de n a m heas, donde m 5 T.Su pmpósitii es generar 2' (o menos) cumbinaciones binarha de las n variabIes deentrada. Un decodificador tiene n entradas y m salidas y tambi& se le denomina un dedifiador de n X m. En la figura 2.1 se muestra el diagrama 16gim de un d d i i c a d o r de 3 a 8 líneas. Las k s entradas de datos Aw Al y A2 se d e ~ o d ~ c aenn ocho saiiddas, 'enlas lque cada una repmsgta una de las combinaciones de las tres variables binarias de entrada. los tres inversores proporcionan el comple mento de he entradas y cada una de las ocho compuwtas AND, genera una de las combinaciones binads. Una aplicari6n particular de este d d i f i c a do? & la conwrsidn de binario a mbl. LAS variables de entrada representan un número binario, y las saiidas, los &O digitos del sistema numhrico octal. Sin embargo, uii decodifimder de 3 a 8 líneas puede decdificar cuaIquier e6digo de 3 bits para proporcionar ocho salidas, una para cada combinaci6n A e l código binano
entrada de habititacfiín
Las decodificadores comerciales inc1uyen una o m2is entradas de habilitaci6n para controlar el funcionamiento del circuito. El decodificador de la figura 2-1 tiene una entrada de habilitacihn, E. Ei dedficador se activa o se habilita cuando E es i d a 1 y se desactiva cuando E es igual a O. El funcionamiento del decodificador puede aclararse por medio de la tabla de verdad listada en la tabla 2-1. Cuando la entrada de habilitad611E es igud a O, todas las salidas son iguales a 0, a pesar de los valores de las otras tres entradas de datos. Las X de la tabla designan las condiciones "no importatt.Cuando la entrada de habilitaci6n es igual a 1, el decdicador funciona en forma normal. Para cada c o m b i c i h de entradas p i b I e , hay siete salidas que s o n igual a O y &lo una igual a 1. La variable de salida cuyo valor es igual a 1 representa al número octal equivalente al número binatio que está disponible en las lheas de datos de entrada. TABLA 2-1 Tabla de verdad para el d d i f i c e d o r 3 a 8 líneas -
..
- -
Uabifitaaón
- .. ..-- .
,
Salidas
Fmtradas
! ? A v Decodificador de compuerta NAND I
*
-
'
-
_.
-1 .,
. -
(8
A l p o s decodificadores.se construyen con compuertas NAND en lugar de
AN'D. Ya que una compuerta NAND produce la operad611 AND con una salida invertida, resulta más económico generar las salidas del decodificador en su forma complementada. En la figura 2-2 se muestra un decodificador de 2 a 4 líneas con una entrada de habilitación construida con compuertas UAND.El circuito funciona con salidas complementadas y una entrada de habiiitacibn E complementada. El ddificador se habilita o activa cuando E B igual a O. Como se indica en la tabla de verdad, d o una salida es igual a O en cualquier momento; las otras tres saIidas son iguales a 1. In salida cuyo valor es igual a O representa el niimero binario equivalente en las entradas Al y A& E1 circuito se desactiva cuando E es igual a 1, a pesar de las valores de las otras dos entradas. Cuando el circuito se desactiva, ningu-
.
b) Tabla de verdad
Figura 2-2 Decodicador de 2 a 4 heas mcompuertas NAND,
na de las salidas se selecciona y todas las salidas son iguales a 1. l3n general un decodificador puede funcionar con salidas complementadas o sin complementar. La entrada de habilitaci6n puede activarse can un nivel de señal O o con 1. Algunos d d c a d o r e s tienen dos o m á s entradas de habilitaci6n que deben miisfacer una condición 16gica dada para habilitar el circuito.
Expansión del decodificador Hay ocasiones en que se necesita un decodificador de cierto tamaño, pero d o están disponibles los más pequeiios. Cuando esto ocurre es posible combinar dos o más decodificadores con entradas de habilitaci6n para formar un decodificador mayor. Así, si se necesita un decodificador de 6 a 64 heas, es posible construirlo con cuatro decodificadores de 4 a 16 líneas. La figura 2-3 muestra cómo los decodificadores con entradas de habilitacibn pueden conectarse para formar un decodificador mayor. Dos demdificadores de 2 a 4 líneas se combinan para Iograr un decodificador de 3 a 8 heas. Los dos bits menos significativos se conectan a ambos decodificadores. El bit mEis significativo se conecta a la entra& de habilitaci6n de un decodificador y a través de un inversor a la entrada de habilitacidn del otro decodificador. Se supone que cada dmdificador se habilita cuando su entrada E es igual a 1. Cuando E es @ai a O, el decodiicador se deshabilita y todas sus salidas atdn en d nivel 0. Cuando A2 = O, el deeodicador superior se habilita y el inferior se desactiva. Las salidas del decodificador inferior se vuelven inactivas con todas las salidas en O. Las salidas del decodificador superior generan las salidas de la Doa la Dy dependiendo de los valores de Al y A. (cuandoAa = O). Cuando Ap = 1, el decodificador inferior se habilita y el suse d&abilita. La salida del dedíñcador inferior genera los equivalentes birios D4al D7,ya que estos números binarios tienen un 1 en la posición AZ. ~d
Figura 2.3
Demdificador 3 X 8 construido con dos d d f h d o 2~X da
El ejemplo demuestra la utilidad de ia entrada de habilitaci6n de los decodificadares o de cualquier otro componente lógico combinatario. Las entradas de habilitación w n una caracterlstica práctica para intemnedar dos o m8s circuitos con el propósito de ampiiar el componente digital para una funci6n similar, pero con m6s entradas y salidas. Codificadores Un codlficador es un c h i t o &@tal
que ejecuta Ia operacidn inversa de un demdificador. Un codificador tiene 2" (o menos) heas de entrada y n Iheas de salida. Las heas de salida gmeran un c6digo binario correspondiente al valor de entrada binario. Un ejemplo de un codificador es el eodificador de octal a binario, cuya tabla de verdad se da en la tabla 2-2. Tiene ocho erttradas, una para cada digito &al, y tres salidas que generan el número binario comspondienk Se supone que sólo una entrada tiene un valor de 1 en cualquier momento; de otra m e r a , el circuito no tiene significado. El codificado? puede implantarse con compuertas O R (O) cuyas entradas se determinan directamente de la tabla de verdad. h salida es A. = 1 ' el dfgito oml de entrada es 1 o 3 o 5 o 7. Condiciones similares se aplican las otras dos salidas. Estas condiciones pueden expresarse por las siguientes funciones booleanas:
-
m
- .-
i s r&~
e
*
r
A,= A,=
D, iD,+ D,+ D, D,+ D,+ D64-D,
e
El edificador puede implantarse con tFes compuertas OK.
TABLA 2-2
Tabla de d a d paia codificador oetai a bmario
Salidas
Entradas
n7
muitipkor
De
Ds
D 4
4
Dz
Di
Do
A2
Ai
AO
Un multiplexor es un circuito combinatorio 'que recibe informaci6n binaria de una de 2" líneas de da- de entrada y la dirige a una h a de saiida Cinica. La selecci6n de una línea de datos de entrada particular para la salida se determina por un conjunto de entradas de &ccidn. Un muitiplexor de 2" a 1 tiene 2" h s ¿e datos de entrada y n líneas selección de entrada cuyas combinaciones de bits determinan qué datos de entrada se seleccionan
+
para la dida. Un muitiplexor de 4 a 1 h e a s se muestra en la figura 2-4. Cada una de las cuatro entradas de datos de Io a 1% se aplica a una entrada de la compuerta AND. Las dos entradas de selmi6n SIy So se decodifican para seleccionar una compuerta AND particular. Las salidas de las compuertas AND, se aplican a una compuerta QR única para proporcionar la salida iinica. Para demostrar el funcionamiento de1 circuito, considere el caso cuando S1S2 = 10. La compuerta AND (Y) asociada con la entrada I2 tiene dos de sus entradas iguales a 1. La tercera entrada de la compuerta se conecta m 1; Las otras tres compuerbs AND (Y) tienen por lo -08 una entrada igual a O, lo que hace sus salidas iguales a O. La salida de la compuerta OR (O) es ahora igual al valor de proporcionando asl un camino desde la entrada seleccionada a h salida. EI multiplemr de 4 a 1 líneas de figura 2 4 tiene seis entradas y una salida. Una tabla de verdad que describa al circuito necesitará 64 renglon~, ya que seis variables de entrada pueden tener Z6 combinaciones binarias. Esta es una tabla excesivamente larga y no se mostrará aquf. Una manera más practica de describir el funcionamiento de los multiplexores es por
--
Figura 2-4
selector Be datos
1 *L
Multiplexor 4 a 1 Uneas
-4
VFIIA
A@&* dm medio de wia tabla de funci6n. La tabla de funcibn para el multiplexor se muestra en la tabh 2-3- ta tabla demuestra la -relaci6n entre las cuatro entradas de datos y la salida h i c a como fumi6n de las entradas de 8elección SI y S& Cuando las entradas de selecci6n son iguales a 00, la salida Y es igual a la entrada IonCuando las entradas de se1ecci6n son iguales a 01, la entrada Il tiene un camino a la salida Y, y de modo similar para las otras dos combinaciones. BT multiplexor tambih se llama selector de datos, ya que selecciona una de muchas entradas de datos y conduce la infomci6n binaria a Ia salida. Las comptiertas AND y las inversoras del multiplexor semejan un circuito demdificador, y en verdad d d i f i c a n las iheas de seleccibn de entrada. En general, un multiplexor de 2* a 1 lineas se construye con un M i f i c a d o r de TI a Zn agregando a éste líneas de entrada y una salida tinica. Esto Unplica que tambih contiene n Iííeas de =lección de entrada. h abreviatura comrin del multiplexor es MUX 4
-
L
.A
TABLA 2-3 Tabla de fumbnes para multiplexor 4 a 1 lfneas
SeIeccibn S1
so
Salida
Y
Así como sucede en los decodificadom, los multiplexores pueden tener una entrada de habilitacihn para controlar el funcionamiento de la unidad. Cuando la entrada de habiilitaci6n está en el estado inactivo, las salidas se deshabilitan, y cuando está en el estado activo, el circuito funciona como un
nli m
34h R*
multiplaor nomial. La entra& de habilitaci6n es iitil para ampiiar dos o más mdtiplexores a un m u i t i p k ron un número mayor de entradas. En algunos casos dos o mis multiplexores se encuentran en un solo circuito integrado. Las entradas de seleccidn y de habilitación en una conatruccibn de unidades múltiples suelen ser comunes a todos los multiplexores. Como una ilustracidn, el &cama de bloques de un multiplexor cu4dniple de 2 a 1 heas se muestra en la figura 2 5 . El circuito tiene cuatro multiple xores, cada uno capaz de seleccionar una de dos beas de entrada. La salida Yo puede seleccionarse para que venga de las entradas A. o BI De modo simjiar, la salida Y, puede tener el valor de Al o Bu y así sucesivamente. Una h e a de d d 6 n de entrada S selecciona una de las iíneas en cada uno de los cuatro muItiplexores. La entrada de habilitadbn E debe estar activa para el funcionamiento normaL A pesar de que el circuito contiene cuatro multiplexofes, tambikn podemos pensar en 61 como en un circuito que selecciona una de dos h e a s de datos de 4 bits. Como se muestra en la tabla de funci613,la unidad se habilita cuand&E = 1. Entonces, si S = O, las cuatro mtradas A tienen camino para las cuatro salidas. Por otro lado, si S = 1, las cuatro entradas B se aplican a las salidas. Las d d a s tienen tcdas cero a F cuando E = O, a pesar de los valores de S.
4-
.-
---
--
- 7
q ~ n * ~ i L - i , ~ ~ * ~ < d l m a ~ p Figura 2 4 Multiplexom Mit8druples 2 a 1 líneas,
b) Tabla de functwies
Un registro es un grupo de fip-flops, donde cada flip-flop es capaz de .,Amacenar un bit de informaci6n. Un registro de n bits es un grupo de n m a Aip-flops y es capaz de almacenar cualquier información biiaria de n bits. llrd-Además de los fiip- flops, un registro puede tener compuertas combinatorias &que ejecuten ciertas tareas de prwaamiento de datos. En su definici6n más amplia, un registro consta de un grupo de flip-flops y compuertas que efectúan su transieibn. Los flipflops retienen la infonnacibn binaria y las compuertas controlan cuándo y cómo se transfiere la nueva informaci6n ai registro. Divmw tipos de registros están disponible6 en el comercio. El registro más simple es aquel que a compone sólo de flip-flops, sin compuertas m x k m a s . La figura 2 4 muestca tal registro construido con cuatro flip-flops *e---D. ia entrada c o m h de reloj dispara todus los fipflops en el flanco de' subida de cada pulso y los d a b binarios disponibles en las cuatro entradas Figura 26 Registro de 4 bits.
se transfieren al registro de 4 bits. Las cuatro salidas pueden mostrarse en cualquier momento para obtener la informaci6n binaria alrnaeenada en el registro. La entrada para borrar va a una terminal especial en cada flipflop. Cuando esta entrada va a O, todos los flipfiops se borran en forma ashcrona. 1 La entrada para borrar es útil para borrar e1 registro a ceros antes del funcionamiento sinmaizado por reloj."la entrada para borrar debe mte nerse en 1 Iógco durante la operaci6n sincronizada por reloj normal. Nótese que la sefia1 de reloj habilita (activa) la entrada D pero la entrada borrar es independiente del reloj. La transferencia de nueva inhmacl6n a un registro se llama carga del regkfro. Si t d o s los bits del registro ae cargan simultAneamente con una transici6n de pulsa de d o j común, decimos que la carga se hizo en paralelo. Una k'ansiel6n de rebj aplicada a las entradas C del registro de la figura 2-4 cargar4 las cuatro entradas de 1, a 1, en paralelo. En esta confguradón el reloj debe -se en el h i t o si el contenido del registro debe pmanecer sin cambio.
m
miga
di? registro
Registro con carga paralela
m t d a de carga
La mayoría de los sistemas digitales tienen un generador de reloj amo que suministra un tren continuo de p b de reloj. Los pulsos de reloj se aplican a todos los Bap-flops y los re@troa del sistema. El reloj amo actria como una bomba que suministra pulsos constantes a todas las partes del sistema.Una sefía1 de control separada se debe usar para decidir qug pulso de reloj especifico tendrá un e k t o en un registro particdar. En la figura 2-7, se muestra un registiro de 4 bits m una entrada de control de carga que se dirige a travgs de compuertas y hacia las entradas D. tas entradas C r e c i h pulsos de reloj en todo momenh. La compuerta de acoplamiento en la entrada de reloj reduce el requisito de potencia del generador de reloj. Se requiere menos potencia cuando el reloj se conecta a una d a compuerta de entrada en lugar dd consumo de energía que se requeriría para las cuatro entradas si no se usara el acoplador. ta entrada de carga en el registro determina la accih que va a tomarse con cada pulso de reloj. Cuando la entrada de carga es 1, los datos en las cuatro entradas se transfieren a1 registro con la siguiente transieihn ~ i t i v a del pulso de reloj. Cuando la entrada de carga es O, las entradas de datos se inhr'ben y las entradas D de 10s flip-flops se conectan a sus salidas. la conexibn de retroalimentacibn de ia salida a la entrada es necesaria porque los flip-fiops D no tienen una eondici6n "sin cambio". Con cada pulso de reloj, la entrada D determina el estado siguiente de la salida. Para dejar la salida sin cambio, es necesario hacer la entrada D igual al valor presente de su salida. Nótese que los pulsos de reloj se aplican a las entradas C todo d tiempo. La entrada de carga determina si el pulso siguiente aceptar& h nueva infomaci6n o dejará la informaci6n en el registro intacta. La transferencia
¿
13
Mof
Figura 2-7 Registro de 4 bib con carga paralela.
de información de las entradas a los registros se hace simul&eamente con los cuatro bits durante una finita transicidn de pulso.
2-5
Registros de corrimiento
Un registro capaz de desplazar su información binaria en una o en ambas direcciones se llama registro de corrimiento. La configuracidn 16gica de un registro de corrimiento consta de una cadena de flip-flops en cascada, con
entrada sedal
.
t
la salida de un flipflop conectada a la entrada del siguiente flip-flop. Cada flipflop recibe pulsos de reloj comunes que inician el desplazamiento de una etapa a la siguiente. El registro de corrimiento más simple posible es aquel que usa s61o flip-flops, como se muestra en la figura 2-8. La salida de un fiip-flop dado se conecta a la entrada D del flip-flop que esta a su derecha. El reloj es común a todos los flip-flops. La m W swiaI determina qu4 va en la posición de la extrema izquierda durante el corrimiento. La calida wrkl se toma de la salida del fiipflop de la extrema derecha. A veces es necesario controlar el corrimiento para que ocurra en ciertos pulsos de reloj pero no en otros. Esto puede hacerse inhibiendo el reloj de la entrada del registro si no -queremos el corrimiento. Cuando se usa e1 regism de corrkni~tode la figura 2-8, el corrimiento puede controlarse conectando el reloj a la entrada de una compuerta AND y una segunda entrada de la compuerta AND puede cunkrolr entonces el corrimiento inhibiendo el reloj. Sin embargo, es también posible proporcionar circuitos extra para controlar la operacibn de corrimiento a través de las entradas D de los flip-flops mhs bien que la entrada del reloj.
Regiskm de corrimiento 'bidireccional con carga paralela Un registro capaz d&temr amimienbe en una sula d i 6 1 1se llama +tro de corrhiento unidireccional. Un registro que puede tener corrirnientos en
ambas direcciones se llama registro de corrimiento bidirecciomh Algwnos registros de corrimiento proporcionan las entradas necesarias y las terminales de salida para la transferencia en paralelo. El registro de corrimiento mas geheral tiene todas las capacidades litadas abajo. Otros pueden tener algunas de stas capacidades, con cuando menos alguna opexacibn de co&ento. 1. Una entrada para pulsos de reloj para sincronizar todas las operaciones. 2 Una. operacidn de corrimiento a la derecha y un linea de entrada serial asociada con el corrimiento a la derecha. 3. Una operacidn de corrimiento a la izquierda y una línea de entrada serial asociada con el corrimiento a la izquierda.
-'c.
iL2
4
~
i
u
e
C
->
i
M**q$-
-> >
m
Reloj
=
e-D
Q-r,
-D
--
C
$
->
QC
Salida serial
4. Una opera& de carga en paralelo y n h e a s de entrada asociadas con la transferencia en paralelo. 5; n keas de salida en paralelo. 6. Un estado de control que deje la informacibn en d registro sin cambio aun cuando los pulsos de reloj se apliquen continuamente.
Un registro de corrimiento bidireccional de 4 bits con carga paralela se muestra en la figura 2-9. Cada etapa consta de un flipflop D y un multiplexar de 4 x 1. Las dos entradas de selección S1 y So ~eleccionanuna de las entradas de datos del multiplexor para el flip-flop D.ias líneas de selemi611 controlan el modo de operacibn del registro de acuerdo con la tabla de M 6 n que se muestra en la tabla 2-4. Cuando el modo de control SISO= 00, se selecciona la entrada de datos O de cada multipfexor. Esta condici6n forma una trayectoria de la salida de cada flip-flop a la entrada del mismo flip-fiop. La siguiente trmicibn de reloj transfiere a cada flip-fiop el valor b h r b que conteda previamente, y no o c m un cambio de estado. Cuando SISO= 01, la terminal marcada con un 1 en cada multiplexor tiene una trayectoria a la entrada D del correspondiente fiip-flop. Esto causa una operacidn de corrimiento a la derecha, transfiriéndose los datos de la entrada serial al fiipfiop A, y el contenido de cada flipfiop Al transfiriéndose al flip-flop Ai para i = 1, 2,3. Cuando SISo= 10, resulta una operaci6n de corrimiento a la izquierda, dirigiendose los otros datos de entrada serial al flip-flop A3 y el contenido del flipfiop Ai + 1 transf~iéndoseal fipflop Ai para i = 0, 1, 2. Cuando SISO= 11, la informacidn binaria de cada entrada lo a la I3 se bansfiere al correspondiente f i p - f l ~resultando , en una operaci6n de carga en paralelo. N6tese que según la manera en que se dibuja el diagrama, la operaci6n de corrimiento a la derecha desplaza los contenidos del registro en la dirección descendente, mientras que la operacidn de corrimiento a la izquierda causa que el contenido del registro se desplace en la direcci6n
-,
ascmdente.
m
Los registros de corrimiento se utilizan comúnmente para la interfaz de sistemas digitales situados remotamente unos de otros. Por ejemplo, supongase que ea necesario transmitir una cantidad de n bits entre dos puntos. Si la distancia enhe la fuente y el destina es muy grande, resultará TABLA 2 4 Tabla de funciom para los registros de la figura 2 9
Control de modo
O
O
O
1
1 1
O
1
Sin cambio Desp+zamiento ñ la derecha {abajo) Desplazamiento a la izquierda (arriba) Carga paralela
usar n -1 para, tra&&tir n bits en paralelo. Puede ser más ,, w . r n 4 ~ uo h una d d h e a .y transmitir la informaci6n en forma serial un bit cada vez. E k a n s m b r carga %el dato de n bits en paralelo en un x~bp(ymc do e m i m h t ~ ,tansmite ,~ m b c e s eI dato desde la &ea de salida 'acep'bard datO en f m a serial en el registro de desplazaI d., El miento a trav&d& su:Iínea de entrad; serial. Cuando la totaiidad de los n -- * -. - costo
m
.í.,r
bits se acumula pueden tomarse de las salidas del registro .enparalelo. Así, el transmisor ejecuta una conversibn de paralelo a serial en los datos y el receptor convierte los datos wriales que Uegan de vuelta a la transferencia de datos en parallo.
2-6
Contadores binarios
A un registro que al aplicarse pulsos de entrada pasa a trav6 de una m e n c i a de estados predeterminada SE le llama contador. tos p u h s de entrada pueden ser pulsos de d'oj o pueden originarse de una fuente externa. Pueden ocurrir a intervalos regulares o akatoriamente. Los contadores se encuentran en casi todos 10s equipos que contengan 16gica digital. Se usan para contar el rimero de ocurrencias de un evento y son útiles para generar señales de tiempo al controlar la secuencia de operaciones en las computadoras
digitales. De las diversas secuencias que puede seguir un contador, la secuencia binaría directa ks ia más simple y Ia más directa. U n contador que sigue la secuencia de niuneros binarios se llama contador binario. Un contador binario de n bits es un registro de n flip-flops y de compuertas asociadas que sigue una secuencia de estados de acuerdo con la cuenta binaria de n bits, de O a T - 1. El diseño de 10s contadores binarios puede llwarse a cabo por el procedimiento esbozado en la secci6n 1-7 para los circuitos secuenciales. Un pmedidento de diseño alterno más simple puede llevarce a cabo por una inspección directa de Ia secuencia de estados que debe experimentar para alcanzar yna cuenta binaria directa. Pasando a través de una secuencia de números binarios, como 0000, M301, 0010, 0011, y así, sucesivamente, notamos que el bit de menor orden se complementa despuds de cada cuenta y todos los demas bits se complementan de una cuenta a la siguiente si y s6Io si los bíts de menor orden son iguales a 1. Por ejemplo, la cuenta binaria de O111 (7)a 1000 (8) se obtiene (a) complementando el bit de menor orden; @) complementando el bit de segundo orden porque el primer bit de O111 es 1; (c) complemaitando el bit de tercer orden porque los primeros dos bits de O111 son unos, y (d) compIementando el bit de cuarto orden porque los tres primeros bits de O111 son todos .unos. Un circuito 'contador empleará usualmente flip-flops con capacidades complementarias. Tanto los fiip-flops T como JK tienen esta propiedad, Recuerde que un flip-flop JK se complementa si sus entradas J y >K son ambas iguales a 1 y el reloj pasa a travCs de una transicidn positiva. La salida de un flip-flop no cambia si J = K = O. Además, el contador puede controlarse con una entrada de habiiitación que pi ia o apague al contador sin quitar la sehl de reioj de los flip-flops. Los contadores binarios shcronos tienen un pamn regular, como pue'de verse en la figura 2-10.Lis entradas C de todos los flip-flops reciben el
Relol
-
Figura 2-10 Contador binario sincrono de 4 bits.
y K se mantienen en O y la salida del contador no cambia. La primera etapa A. se complementa cuando su contador se habilita y d reloj pasa a través de una transici6n positiva. Cada uno de los otros flip-flops se complementa cuando todos los flip-flops previos menos sigi~ifica tivos son iguales a 1 y e1 contm se habilita. La cadena de compuertas AND (Y)generan la 16gica requerida reloj comiin. Si la habilitacibn de contea es 0, todas las entradas
para las entradas 1 y K. El acarreo de salida sirve para extender el contador mis etapas, teniendo cada etapa un flip-flop adicional y una compuerta
a
AND. Contador binano con carga en paraIelo Los contadores que se emplean en los sistemas digitales muy a menudo requieren capacidades de carga en paralelo para transferir el número binario inicial previo a la operaci6n de conteo. La figura 2-11 muestra el diagrama
16gico de un contador binario que tiene una capacidad de carga en paralelo y que tambikn.puede borrarse a ceros en-sincroníacon el reloj. Cuando es igual a 1 la entrada de borrado lleva todas las entradas K a 1, borrando así todos los flipflops con la siguiente transicibn de reloj. El control de carga de entrada, cuando es igud a 1, deshabilita la operaci6n de contao y causa una transferencia de datos de ias cuatro entradas en paralelo a los cuatro flipflops (con tal de que la entrada de borrado sea O). Si las entradas de carga y de borrado son ambas O y la entrada de incremento es 1, el circuito funciona como un contador binario. B1 funcionamiento del circuito se resume en la tabla 2-5. Con ias entradas de borrad?, carga e incremento todas en O, las salidas no cambian, aun cuando se apliquen pulsos a las terminales C. Si las entradas de borrado y carga se mantienen en O 16gie0, ia entrada de incremento controla la operaci6n del contador y las salidas cambian a la siguiente cuenta bharia para cada tradcibn positiva del reloj. tos datos de entrada se cargan en los flipflops =do la entrada de control de drga es igual a 1, con tal de que el borrado se deshabilite, pero la entrada de incremento puede ser O o 1. Ei registra se borra a O sin que el control de borrado considere los valores de las entradas de carga e incremento. TABLA 2-5 Tabla de fuiiciones para el regktm de Ia figura 2-11 -
Rdoj
Limpieza Carp
Incremento
-
p p
Opwaciún -
? 7 ? i
incremento
O O O
O O
1
x
O -
1 x x
Sin cambio Incremento de cuenta en 1 Entradas de carga lo a 13 Limpieza de salidas a O
Los contadores con carga en paralelo son muy ÚtiIes en el diseño de computadoras digitales. En capítulos subsiguientes nos referimos a ellos como registros con operaciones de carga e incremento. La operación de inmmmfo suma uno a l contenido de un registro. Habilitando la entrada de condurante un periodo de reloj, el contenido de un registro pude incremhtarse en uno.
SECU~N 2-7
2-7
W
Unidad de memoria
6Q
Unidad de memoria
Una unidad de memoria es un conjunto de celdas de almacenamiento junto con los circuitos asociados que se necesitan para meter y sacar la infomaci6n del ahacenamiento. b memoria almacena infomacibn binaria en grupos de bits que se denominan palabras. Una palabra en la memoria es una entidad de bits que se introducen o sacan de1 almacenamiento como una unidad. Una palabra de memoria es un grupo de números 1 y O que puede representar un número, un código de imtrucci6r1, uno o mds caracteres #Y ,malfanuméricos o cualquier otra infomci6n en ddigo binario. Un p p o de ocho bits se denomina byte. La mayor parte de las memorias de las compu-.& tadora~utiiizan palabras cuyo número de bits es un múItiplo de 8, por lo tanto, una palabra de 16 bits contiene dos bytes, y una palabra de 32 bit5 está fomada de cuatro bytes. La capacidad de las memarias en las computadora~comerciaIes por lo general se define como la cantidad totaI de bytes que pueden almacenarse. La estructura interna de una unidad de memoria estA especificada por el número de palabras que contiene y la cantidad de bits en cada palabra. Unas h e a s especiales de entrada, llamadas Uneas de direccionamiento, seleccionan una palabra particular. A cada palabra en la memoria se le asigna un número de identificacibn, llamado una direccibn, que comienza en cero y continúa con 1, 2, 3, hasta 2' - 1 donde k es la cantidad de líneas de dirección. Se seI'ecciona una palabra específica en la memoria, al aplicar la T direccibn binaria de k bits a las iíneas de direcci6n. Un decodificador dentro de la memoria acepta esta diraibn y abre las trayectorias necesarias para seleccionar los bits de la pahbra lespecificada. Las memorias de las computadora~pueden tener desde 1024 palabras, lo cual requiere una direcci6n de 10 bits, hasta Z3' palabras, donde se hecesitan 32 bits de direccionamiento. Se acostumbra denominar la cantidad de palabras (o bytes) de una memoria can una letra K (kilo), M (mega) o G (giga). K es igual a 21°, M es igual a 2m y G es igual a y;por lo tanto, 64 K es igual a Z16, 2M es igual a 221y 4G: es igual a 232. Se utilizan dos tipos principales de memoria en los sistemas de computadoras: memoria de acceso aleatorio RAM (random-access memory), y memoria de s61o lectura ROM cread-only memory).
Memoria de acceso aleatorio En la memoria de acceso aleatorio (RAM), las celdas de la memoria pueden accesame para la transferencia de informacih en cualquier p i c i d n aleatoria deseada. Esto es, el proceso de ubicar una palabra en la memoria es igual y requiere la misma cantidad de tiempo, sin importar la ubicaci6n física de las celdas en la memoria: de ahí el nombre de "acceso aleatorio". La comunicaci6n entre una memoria y su ambiente se logra mediante iíneas de entrada y salida de datos, líneas de selecci6n de dirección y lheas
a
C
M
~
operaciones tik lecturaY
O
Componentes digitales
de control que especifican la dirección de la transferencia. Un diagrama de bloque de una unidad RAM se muestra en la figura 2-12. Las n h e a s de entrada de datos proporcionan la infonnaci6n que se va a almacenar en la memoria, y las n lineas de datos de d d a proporcionan la informaci6n que sale de la memoria. Las k lineas de direccionamiento proporcionan un n b e r o binario de k bits que ~peeificauna palabra particular elegida entre las palabras disponibles dentro de la memoria. Las dos entradas de control especifican la direcci6n de transferencia que se desea. Las dos operadmes que puede ejecutar una memoria de acceso aleatorio son la lectura y la escritura. la efial de escritura especifica una operacibn de transferenda de entrada. Y la &al de lectura e6pedica una opexacibn de transferencia de salida. Al aceptar una de estas señales de control, los circuitos internos de la memoria proporcionan la funcibn deseada. Los pasos que deben seguirse para que una nueva palabra se almacene en la memoria son los siguientes: 1. Aplicar la direccibn binaria de la palabra deseada a las Uneas de direccionamiento. 2. Aplicar los bits de los datos que deben almacenarse en la memoria a las lheas
de entrada de datos.
A. Activar la entrada de ,escritura. iriiw La unidad de memoria tomarZi los bits que se en&&& disponibles en las heas de datos de entrada y los almacenarA en la palabra que especifica las l í í s de direccionamiento. Los pasos que deben realizarse para sacar una palabra almacenada en la memoria son los siguientes
1, Aplicar la direccibn binaria de la palabra deseada a las líneas de dirercionamiento. !. Activar la entrada lechrra.
Figura 2-12 Diagrama de bloque de memoria de acceso aleaborio (RAM). ,! t
ti -1
k Uneas de d l w m
J
.*
~ ~ 3 ; ~ '
deent~adaae datos
Unidad de memoria de 2k prilabras y H bits por pdabra
Esnitula
ii
I
t
~ de salida B de datas
S K C ~ N2 7 Unidad de memoria
-
65
La unidad de memoria tomarA los bits de la palabra que ha seleccio-
M m, 1
='
-.mi& la W ó n y.lds aplicará en las h a s de salida de datos. El cankmida de la palabra seleccionada no cambiará después de que se lea.
d, ROM
Memoria de s6l0 lectura Como su nombre lo indica, una memoria de sólo lectura (ROM) es una unidad de memoria que sólo ejecuta la operacibn de lectura; no tiene la posibilidad de escritura. Esto implica que la informacibn binaria almacenada en una ROM se hace permanente durante la producci6n del hardwam de la d a d y no puede alterarse escribiendo diferentes palabras en dh. En tanto una RAM es un dispositivo de propdsito general cuyo contenido puede alterarse durante e1 proeeso computacional, una ROM está limitada a leer palabras que están ahcenadas de manera permanente dentro de la unidad. La informacibn binaria que se va a almacenar, la cual es especificada por el diseñador, m? integra en la unidad para formar el patrbn de interconexi6n requerido. Las unidades de s61o Iectura vienen con fusibles electrónicos internos es-les, que se pueden programar para una configuración especifica. Una vez que se estabiece el pakón, permanece dentro de la unidad, aun cuando la corriente se apague y se encienda de nuevo. Una ROM m x n es un arreglo de celdas binarias organizadas en m palabras de n bits cada una. Corno se muestra en el diagrama de bloque de la figura 2-13, una ROM tiene k h e a s de entrada de direcci6n para seleccionar una de zk = m palabras de memoria, y líneas de salida, una para cada bit de la palabra. Una ROM en circuito integrado tambibn puede tener una o más entradas de habilitacidn para ampliar la capacidad de la ROM en varios encapsu1ados. La ROM no necesita una h a de control de lectura, porque - - en cualquier momento las líneas de salida proporcionan en forma autorpátjca los n
lis d .m-d. Lb i'li-"
Figura 2-13 Diagrama de bioqu&%mO-e
-k líneas de entrada de direcdbn
ROM i n x 71 (m= Zk}
ri
líneas de ~alidade datos
&o
ledura.
bits de la palabra seleccionada par el valor de direcci6n. Como las salidas son s61o una función de las saüdas presentes (las lineas de direccionamiento) una ROM se clasifica como un circuito combinacional. De hecho, una ROM se construye en forma interna con decodificadores y un conjunto de compuertas OR No hay necesidad de proporcionar posibilidades de almacenamiento como en una RAM porque los vaIores de las bits en la ROM = qan de m e r a permanente. Las ROM tienen un amplio campo de aplicaciones en el diiño de sistemas digitales. De manera basica, una ROM genera una relación entradasalida especificada por una tabla de verdad. Como tal, puede complementar cualquier circuito combinacional con k entradas y n salidas. Cuando se emplea en un sistema de computadora como una unidad de memoria, la ROM se utiliza para almacenar prsgramas fijos que no van a alterarse y para tabhs de constantes que no estan sujetas a cambia. Una ROM también se emplea en el diseño de unidades de control para computadoras digitales. Como tal, se utiliza para almacenar inforrnacidn codificada que representa la secuencia de las variables de contra1 interno necesarias para hacer posibles las diferentes operaciones en la computadora. Una unidad de control que utiliza una ROM para almacenar información de control binario se llama una unidad de control rnicroprogramada. Este tema se analiia con mayor detalle en el capitulo 7.
Tipos de ROM tos programas o datos que se requieren en una ROM pueden programarse de tres diferentes maneras. La primera, programacidn por mascnrilla, se realiza
PROM
por la compafiía que produce el semiconductor durante la parte final del proceso de fabricación de h unidad. El procedimiento para fabricar una ROM requiere que el cliente llene la tabla de verdad que desea que satisfaga la ROM. La tabla de verdad puede sujetarse a un formato especial que proporciona el fabricante o a un formato especificado en un medio de salida de computadora. El fabricante.hace la mascarilla correspondiente, con el fin de producir un grupo de unos y ceros, de acuerdo con la tabla de verdad del cliente. Este procedimiento es costoso porque el vendedor le cobra al cliente una tarifa especial para' cubrir las gastos que origina el fabricar una ROM particular. Por esta radn, la programacibn por mascarilla s61o es econ6mka si se hace un pedido de una gran cantidad de ROM de la misma configuracibn Para pequeiias cantidades es d s econ6mico utilizar un segundo tipo de ROM,llamada memoria de sólo lectura programble o PROM. Cuando se hace un pedrdo con estas condiciones, las unidades PROM tienen todos sus fusibles intactos, lo cual hace que aparezca un grupo de números 1 en todos los bits de las palabras almacenadas. Los fusibles de las PROM se funden al aplicar pulsos de corriente por Ias terminales de salida de cada direcci6n. Un fusible fundido define un estado O binario y un fusible intacto da un
1 binario. Esto permite que los usuarios de las PROM obtengan en sus propios Iabomtorios la relaci6n dewada entre direcri~nesde W a y @abras almacenadas. En el comercio hay disponibles instrumentos especiales llamados programadmes de PROM para facilitar este prmeso. En cualquier caso, todos los pmesos para programar PROM son de hardware, aunque se utilice la palabra programar. El procedimiento de hardware para programar las ROM y las PROM es irreversible y, una vez programado, eI patr6n que se fija es permanente y no puede alterarse. Una vez que se ha establecido un patr6n de bits, la unidad debe desecharse si se va a cambiar e¡ patr6n de bits. Un tercer tipo de ROM disponible se llama PROM bombk (erasable PROM o EPROM). tas EPROM pueden reestructurarse hasta su valor inicial aunque antes se hayan fundido sus fusibles. Cuando una EPROM se coloca bajo una luz ultravioleta especial durante un cierto periodo, la radiacibn de onda corta descarga las compuertas internas que sirven como fusibles. Despu€s de borrarse, las EPROM regresan a su estado inicial y pueden reprogramarse con un nuevo conjunto de palabras. Ciertas PROM pueden borrarse con señales eléctricas en lugar de luz ultravioleta. Estas se llaman PROM borrables eléctriuznzente (eiectricdly erasubfe PROM o EEPROM). estado
EEPROM
2-1.
?
L m TI'L S I vienen sobre todo en encapsulados de Ude 14 terminales. Se reservan 2 termínales para alimmtaci6n y las otras 2 terminales se utilizan para terminales de entrada y salida. ~CuBntoscircuitos se incluyen en un encapsulado de esas características, si contiene los siguientes t i p de cimiik m a) inversores; b) mmpwrhs O R d u s i v a s de dos enbadas; c) compwaas OR de tres entradas; d) compuertas AND de cuatro entradas; e) eompuertas NQR de cinco entradas; f) compuerhs NAND de d o entradas; g) flipflops JK con reloj, ccri borrado ashmno. L.CI MSl realizan fundmes digitales básí~scomo d d X c a d o r s , multiplexom, 4 s t r o s y contadores. Los siguientes son circuitos integrados de tipo l T L que proporcionan tales funciones.Encuentre su dehpci6n en un manual de datos 7 compáwlos con los componentes correspondientes que se p m t a n en este capítulo. a. M i f i e a d o r e s de 2 a 4 líneas de tipo CI 74155 duales. b. Multip1wres.de 2 a 1 b e a s de tipo CI 7457, cu6drupla. C. Rcgisko de desplazamiento bidireceiona!, de 4 bits tip CI 74194, con carga paralela. d. Contador binario de 4 bias t i p ~Ci 74163, con carga paralela y borrado sincrono.
2-3*
Construya un dacodificador de 5 a 32 líneas, con cuatro decodificadores de 3 a 8 líneas, con habilitacidn y un ddificador de 2 a 4 lineas. Utilice diagramas de bloque similares a la figura 2-3.
4.
Dibuje el diagrama lbgico de un derodikador de 2 a 4 líneas, d i o con compuertas NOR.Incluya una enhda de habilitación. Modifique el d d i f i c a d w de la figura 2-2 para que el circuito se active 2-5. cuando E = 1 y se dmctive 'cuando E = 0; Haga una tabla de verdad difirada. Dibuje el diagrama 16$0 de un deccdScador de 8 entradas y tres salidas cuya tabla de verdad es como la que proporciona Ia tabla 2-2 ¿Cuál es fa salida cuando todas las entradas son iguales a O? ¿GuAl il ia lasalida cuando fa entrada Does igual a M Establezca un p d i m i e n t o que distinga estos dos casos. Construya un rnultip1exor"de16 a 1 líneas can das multiplexors de 8 a 1 7 líneas y uno de 2 a 1 Jfneas. Utilice d i a g m a s de bloque para los tres multiplexares. Dibuje el d2agrama de control de unos multiplexores duales de 4 a 1 llneas y explique su aperaci6n mediante una tabla de funciones. Induya una compuerta AND de dos entradas con el registro de l a figura 2-6 y conecte la salida de la compuerta a las entradas de reloj de todos los flip-flops. Una\ enhada de la cornpub AND recibe los pul- de reloj de un generador.La otra entrada de la compuerta AND proporciona un control de carga paralela. Explique la operaci6n del registro mdicado. 2-10, ¿Cual es la funci6n de la compuerta de acoplamiento en la entrada de reloj del regis@ de -lafigura 2-71 2-11. Incluya una opci6n de un borrado sincrono en el registro con carga paralela de la figura 2-7. 2-12. El contenido de un registro de cuatro bits a a1 principio 1101. El registro se desplaza seis veces a la derecha con una entradaserial que es de 101101.¿CuM es el contenido de registro dspu& de cada desplamniento? 2-33. ¿Cuál es la diferencia entre transferencia serial y paralela? Usando un registro de desplazamiento con carga paralela explique d m o convertir datos de entradas seriales en salidas paralelas y datos de entrada paralelos en salidas
senalec. 2-14.
Un cantador de anillo es un registro de desplazamientocomo el de la figura 2-8 con la salida serial conectada a la entrada serial. Enliste la secuencia de estados de las cuatro fipflops después de cada d~plazamientocomenzando en un estado de 1000.
2-15.
2-16.
El registro de desplazamienta bidireccionai de cuatro bits eon carga paralela que se m m k a en la figura 2-9 se incluye en un encapsuladoCI. a. Dibuje un diagrama de bloque de CI que muestre todas las entradas y salidas. Incluya dos terminales para proporcionar alimentaci6n. b. Dibuje un diagrama de blque utilizando 2 CI para producir un registro de desplazamiento bidirecclonal de d o bits w n carga paralda. ~Cudntosfiipflops se complementarán en un contador binario de 10 bits para' alcanzar la siguiente cuenta despues de: a) 1001100111; b) 0011111111F
2-17.
2-18.
Muestxe las conexiones entre cuatro contadores binzwios $e cuatro bits w n carga paralela (figura 2-11) para producir un contador b i i o de 16 bits con carga paralela. Utilice un diagrama de blque para cada contador de cuatro bits. Muestre cbmo el contador binarin con carga paralela de la figura 2-11 puede usarse para que funcione como un contador de divisi6n por N, por qmplo, un contador que cuente de 0000 a N y de regmo a MXW]. Muestre de manera especifica el circuito para un contador que divida entre 10 u t i h d o el contador de la figura 2-11 y una compuerta AND externa.
2-19.
2-20.
2-21. 2-22.
2-23.
Las siguientes unidades de memoria son especificadas mediante la cantidad de palabras por el n h e m de bits por palabra. ~Cuintaslíneas de direccionamiento y b a s de datos entrada-salida se necesitan en cada caso? a) 2K X 16; b) 64K X 8; c) 16M X 32;d) 4G X 64. Especifique la cantidad de bytes que pueden aimaccnarse en las memorias que se enlistan en el problema 2-19. cuántos CI de memoria de 128 X 8 se nemsitan para proporcionar una capacidad de memoria de 4096 X 141 Dado un CI de ROM de 32 x 8 con una entrada de habilitación, muestre las conexiones externas necesarias para construir una ROM de 128 X 8 con cuatro CI y un decodificador. Una ROM de 4096 X 8 bits tiene dos entradas de habilitacibn y opera con una alimentaci6n de 5 volts. ~Cu61itasterminales se necesitan para el encapsulado del circuito integrado? Dibuje un diagrama de bloque y asigne un nombre a todas las terminales de cntrada y salida en la ROM.
1. Hill, F.J. y G.R. Peterson, lnlroductim to Switching Thwry and Loglcal Decip, 3a. ed. Nueva York JohnWiley, 2981. 2. Mano, M.M.,Dkital D e s i . , 2 . .ed. Engle-wmd Cliffs, NJ:Prentice Hall, 1991. 3. Roth, C. H.,Fumhmkil of Logic D e s e ,3a.ed. S t Paul, MN:West Publishing, 1985. 4. Sandige, R.S.,Uodern Digital Bsign. Nueva York: McGraw Hill, 1990. 5. Shiva, S. G., tnfroduction to L q i c Desip. Glenview, 8: Scott, Foresman, 1988. 6. Wakerly, J. F., Digital Design Principia md Practices. Englewwd Cliffs, NJ:Prentice Hau, 1990. 7. Ward, S.A., y R. H. Halstead, Jr.,Computatimr Struclwra. Carnbridge, MA:MiT Preas, 1990.
EN ESTE CAP~TULO 3-1 3-2
3-5
Representaci6n con punto fijo Reprwntaci6n con punto flotante Mnw códigos binarim
36
Códigos de detmci6n de error
3-3 3-4
3-1
.
Tipos de datos Complementos
Tipos de datos
En las computadoras digitales la informaci6n binaria se almacena en la memoria o en los registros del pmsador. Los registros contienen datos o infomaci6n de control. La infomcibn de control es un bit o un grupo de bits que se utilizan para especificar la secuencia de seirales de comando necesarias para manipular los datos en otros qistm. Lios datos son n h e ros y otra infannaci6n en &digo biriario sobre los que se realizan operaciones para conseguir los resultados computacionales requeridos. En este capitulo presentamos los tipos de. datos M& comunes que se encuentran en las computadoras digitales y mostramos c6mo los diversos tipos de datos se representan en forma de código binario en los registros de computadoras. Los tipos de datos que se encuentran en los registros de las computadoras digitales pueden clasificarse en algunas de lás siguientes categorías: 1) númem que se utilizan en cai1culcs aritméticos; 2) letras del alfabeto que se utilizan en el procesamiento de datos, y 3) otros símbolos discretos que se utilizan con pr~phitosespecíficos. Todos los tipos de datos, excepto los números binarios, se r e p m t a n en los registros de la computadora en forma de c6digo binario. Esto es porque los registros están formados de
flip-flops y Ios flipflops son dispositivos de-dos estados que pueden almacenar solamente grupos de números 1 y O. El sistema de nilimeros binarios es el sistema más-na#d para utilizar en una computadora digital. Pero en ocasiones es conveniente emplear diferentes sistemas numéricos, en especial el sistema,decJmalm u e .se .utiliq para realizar cálnilos aritmCticos. ' >
,
..
decimal
Sistemas numéricosi Un sistema numérico de h e , o rak r, es un sistema que utiliza diferentes simbolos para los digibos r. Las n b e r o s se representan con una serie de símbolos de digito. Para determinar la cantidad que representa el niunero es necesario multiplicar cada dígito por u n a potencia entera de r y despub formar la suma de todos los dfgitos ponderados. Por ejemplo, e1 sistema de números decimales que se usa en forma cotidiana emplea el sistema de base lo. tos diez símbolos son 0, 1, 2 3,4, 5, 6, 7, 8 y 9. La serk de dígitos 724.5 se interpreta para representar la cantidad
esto es, 7 centena8, más 2 decenas, m5s 4
unidades, m á s 5 dkimm. En foma similar cada nihne~odecimal puede interpretarse para encontrar la cantidad que representa. El sistema numgrico bimrio utiliaa la base 2. Los dos símbolos de dígito que se utilizan son O y 1. La interpretacián de la serie de digitos 101101 que representa la cantidad
octaf hexadecimal
Para apreciar la diferencia entre números de base diferente, los digitos se encerrarh entre paré&ds y la ba6e del nfimero se insertará cbma subíndice. Por ejemplo, para mostrar la igualdad entre el n~hefa4!5 decimal y binario escribiremos (10110fh = (45)i0 qíiap i nadCii Ademiis de los sistemas numéricos trinar10 y decimal, los s i s m s octaI (raíz 8) y k u d e c i m ~ (tah f 16) son -importantes en el trabajo de las computadora~digitalk Loo ocho simbolos del sistema &tal son 0, 1, 2, 3, 4, 5, 6 y 7. Las- 16 shbotos del sisiema hexadecimal sbn O, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C; D, E y F. Desafortunadamente, los últimas seis símbolos son idénticos a las letras de1 alfabeto y en ocasiones pueden causar ' conlusibn. Sin embargo, es la forma que se ha adoptado. Cuando se acostumbra representar digitos hexadecimales, los bimboXos A, B, C, D,E, F corresponden a los números decimales 10, 11, 12, 13, 14, 15, respec'hvamente. Un númem de base r puede cónveal sistema decimal w n el que estamos farrdiiarizados al obtener la suma de los digitos ponderados de acuerdo a su posicihn. Por eiem~lo.736.4 en notación mtal se convierte a decimal como sigue:
SECCION M Tipos de da-
73
(7364= 7 X B2 + 3 X 8' + 6 X 80 + 4 X 8-' = 7 x M + 3 X 8 + 6 x 1 + 448 = (478.5)io El número decimal equivalente al F3 hexagesimal se obtiene con d siguiente cálculo:
wnuelersidn
¿a convedbn de decimal a su representad& equivalente en el sistema de base r, se tealiza separando el n h e r o en sus partes enteras y fra&les y convirtiendo cada una de ellas por separado. La conversibn de un entero decimal en una repmtación de base r se maliza mediante divisiones sucesivas entre r y la acumuiaci6n de los residuos. ta conversión de una fracci6n decimal a una reprsentación de base r se consigue niediante multipliciciones sucesivas por r y la acurnulacidn de los dígitos enteros que se obtienen. La W r a 3-1 muestra estos prdimientos. ia conversibe del decimal 41.6875 en binario se realiza al se paca^ el ntimero en su parte entera 41 y su parte fracdonal ,6875. La parte entera se convierte al dividir 41 entre r = 2 y obtener un cociente entero de u] y un residuo de 1. üe nuwo eI cociente se divide entre 2 para obtener un nuwo d e n t e y un residuo. Este proceso se repite hasta que d cociente enteni sea O. Los coeficientes de bs niimem binarlos se obtienen de los residuos y es el primer residuo el que da el bit de orden W o r del número binario que se conyIrü6. La parte fracciona1 se cpnvierte al multiplicarla par r = 2 para obtener un entero y una fracción. La nueva fraccidn (sin el entero) se multiplica de nuwo por 2 para obtener un nuwo entero y una nueva fraccibn. Esto se repite hasta que la parte fraccional es O o hasta que el número de digitos obtenido da una apmximaci6n conveniente. tos coedicientes de la fracci6n binaria se obtienen de los dígitos enteros y el primer entero que se calcula es el dígito que se coloca junto al punto , b Por dItimo, las dos partes se combinan para proporcionar la conversi6n total requerida. Figura 3-1 Conwrsi6n del d&cima141.óB75; a binario. F m d h = 0.6875
Eniero = 4 1
mi o
10 5 o 2 1 1 O o 1
0.6875 2
m x 2
0.7200 x 2
1.5000 x 2 1.0000
(4lllO~ ( 1 0 I M 1 l 2
E0.6875), = (0.1 01 1)2
(41.6875)10 = (101001-1011)*
74
~ h u L . TRES 0 Rep-taQh
de datos
NUMeros octales y hexadecimales Las conversiones desde y hacia representaciones binaria, octal y hexadecimal juegan una parte importante en las computadoras digitales. Como =8y 9 = 16, cada digito octal corresponde a tres dígitos biarios y cada digita hexadechal corresponde a cuatro dígitos binarios. la conversi6n de binario a octal se consigue con faciiidad al dividir el n h e r o binario en grupos de tres bits cada uno. Despuh, el dlgito octal que le corresponde se asigna a cada grupo de bits y la serie de dígitos que se obtiene proporciona el equivalente al octal del número binariu, Por qemplo, consideremos un registro de 16 bits. Físicamente se puede decir quehel registro está formado de 16 celdas de almacenamiento binario y que cada celda puede cantener un número 1 o un O. Supongamos que la configuracih de bit que se almacena en el registro es como la que se muestra en la figura 3-2.Como un número binario está formado por series de números 1 y O, el registro de 16 bib puede utilizarse para almacmar cualquier nlmeiro binario de O a 216- 1. En el ejemplo particular que se muestra, el número binario almacenado en el registro es el equivalente del número decimal W99. Comenzando con el bit de orden inferior, dividimos el registro en grupos de tres bits cada uno (el decirnosexto bit, por sí solo, forma un grupo). A cada grupo de tres bits se le asigna su equivalehte a octal y se coloca en la parte superior de1 registro. La serie de dígitos octales que se obtiene representa el equivalente octal del número binario. La conversi611de binario a hexadecimal es similar, excepto que los bits se dividen en grupos de cuatro. El digito hexadecimal que corresponde a cada grupo de cuatro bits se escribe debajo el registro, según se muestra en la figura 3-2. La serie de digitos hexadecimales que se obtiene representa el equivalente hexadecimal del número Enario. El digito octal que corresponde a cada grupo de tres bits se recuerda con facilidad después de estudiar las primeras who entradas que se listan en la tabla 3-1. La compondencia entre un dígito hexadecimal y su caigo de 4 bits equivalente puede hallarse en las primeras 16 entradas de la tabla 3-2. Ia tabla 3-1 representa una lista de unos cuantos números actales y su representacidn en registros en forma de ddigo Liario. El código binario se obtiene mediante el procedimiento que se expiic6. A cada digito octaI se le asigna un c6digo de 3 bits, wgdn 10 especifican las entradas de los primeros ocho dígitos en la tabla. D e igual manera, ia tabla 3-2 lista unos cuantos nCimeros hexadecimales y su representaci6n en registros en forma de c6digo binaria. Aquí, el &digo binario se obtiene al asignar a cada digito hexade
Figura 3-2 Conversi6n a bimrio, octal y hmradecimal.
-&N
si Tipos de datos
75
TABLA 3.1 Númwos &tales codificados m biiario
Niimera a t a 1 codificado &uivalente octal mi binario decimal O
1 2 3 4' 5
6 7
000 001 010 011
o 3
Cbdigo para un
100 101
4 5
d igilo octal
110
6 7
1
111
1
2
T
cima1 el código de cuatro bits que se lista en LIS primeras 16 entradas de la tabla. Al comparar los números wtales y hexadecimales codificados en b i i rio con su equivalente en número binario, encontramos que la combinacihn de bits en las tres representaciones es exactamente la misma. Por ejemplo, el n h e r o 99 decimal cuartdur.se convierteven binario da como resultado 1100011. El equivalente wtal en código binario de 99 decimal es 001 100 011 y el hexadecimal en código binariu del 99 decimal es O110 0011. Si dejamos de considerar los ceros a la izquierda cn estas tres representaciones binarias, encontramos que Ia combinaci611 de sus bits es idgntica. Esto debe ser así por la conversidn directa que existe entre 10s nSimeras binarios y los =tales o hexadwhales. im importank de tudo esto es que una serie de números 1 y O almacenados en un registro puede representar un número binario, pero esta misma serie de bits puede interprehrue: como la represenL=~ci&n de un número octal en forma de código binario (si dividimos los bits en grupos de tres) o como la rep-ntacióm de un ndmero hexadecimal en forma de código binario (si dividimos -los bits en grupos de 'cuatro). Los registros en una computadora digital coiitienen muchos bits. Para especificar el contenido de registros rn&ante sus valo- binarios ser6 necesaria una larga serie de digitos binarios. Es mbs convenienk especificar el co~itcnidode dos registros por su equivaleiik =tal o hexadechal. La cantidad de &gitm se reduce a un tercio de bits en la deii0minaci6n octal y en un cuarto en la den0minaci6n hmcadeciml. Por ejemplo, el número binario 1111 1111 1111 tiene 12 digitos. Puede expresarse en número octal como 7777
TABLA 3-2Nhermhexadecimales codificada en binario
5 6 7 8 9 10
C6digo para iin dígito
hexadecimal
(cuatro dlgitos) o en h w d b a l como FFF (tres dlgitos). Lw manuales de computadora siempre seleccionan la dcnominacidn octol o hexadecimal para -pacificar ei contenido de los mgistros.
Representación decimal El sistema de números bina-
es el más natural para una computadora pero las personas estan acostumbradas al sistema decimal. Una manera de ame giar este conflicto es convertir en números biniirios todos los números decimales de entrada, permitir que la computadora efectúe todas las operaciones aritméticas en binario y después convierta bs resultados binarios a decimales para que el usuario los comprenda. Sin embargo, también es posible que la computadora realice operaciones aritmeticas directamente con números decimales siempre y cuando estén en forma codificada. b s númews decimales, por lo pneral, se introducen a la computadora como caracte xes alfanum6rims en código binarh. Estas códigos, de los que se hablad m á s tarde, pueden contener de seis a ocho hits para cada dígito decimal. Cuando los números decimales se usan para cálculos aritmkticos internos se convierten en códigos binarios con cuatro bita por dlgito.
cbdip binario
Un código bhario es un grupo de n bits que adopta hasta 2" combinaciones distintas de números 1 y O y donde cada combinación representa un elemento del conjunto que se codifica. Por ejemplo, un conjunto de cuatro elementos puede representarse mediante un código de 2 bits, donde a cada elemento se le asigna una de las siguientes combinaciones de bits 00, 01,lO u 11. Un conjunto de d i o elementos requiere un código de 3 bits, un conjunto de 16 elementos requiere un código de 4 bits y así sucesivamente. Un c6digo binario ten&&algunas combinaciones de bits no asignadas si el número de elementos en el conjunto no es una potencia m6Itiplo de 2. Los 20 &@toa decimahs constituyen un conjunto de esa naturaleza. Un código binario que distingue entre 10 eIement08 debe contener d menos cuatro bib, pero seis de sus combinaciones no se asignarh. Pueden obtenerse muchos c6digos diferates al arreglar cuatro bits en 10 combinaciones distintas. La asigrwión de bits que se usa con mayor frecuencia para los dígitos decimales es la que se Lista en las primeras 10 entradas de le tabla 3.3. Este c6digo particular se llama decimal codificado en binario (binary-coded decimal) y por 10 general se representa con su abreviatura BCD. En ocasiones se usan otros c6didos decimales. y unos cuantos de ellos se muestran en la secci6n 3.5. Es muy importante comprender la diferencia entre la conversi611 de números decimales biiarios y la cud@uci6ir biilarin de ndmeros decimales. Por ejemplo, cuando se convierte ahniímero bharioi el número decimal 99 se representa con la serie de bits 1100013, pero cuando se representa en BCD, se vuelve 1001 1001. La Ú h diferencia entre un n h e r o decimal que se '
TABLA 3-3 Númercw decimales codificados en bimrio
Niimm
(a)
Mmeros diecimíiles codificados en binario IBCDI 0000
m1 DO10
Código para iin digito decimal I
78
mm RepresentBcih de datos representa por los sirnbolos de dígitos con b s que estamos familiarizadm. 0, 1, 2.'.., 9 y los simbblos BCD 0001, 0010, ., 1001 estA en los símbolos que se utilizan para representar los dfgitos; el número por si mismo es igual. En la tabh 3.3 se Listan unos cuantos n h e m s decimales y su representaci6n en BCD.
..
ASCII
Represenracion airanumetica Muchas aplicaciones de computadoras digitales requieren d manejo de datos que no 6610 estan formadas por números sino tambih por letras del alfabeto y por ciertos caracteres especiales. Un conjunto de camcteres a!fianuméricos es un conjunto de elementos que induye 106 10 dfgitos decimales, las 26 letras del alfabeto y cierta cantidad de caracteres especiales, como $, +, e = . Tal conjunto contiene entre 32 y M elementos (si s610 se incluyen ias letras maySisculas) o entre 64 y 128 (si se incluyen tanb las mayúsculas como las rnhkuhs).En el primer caso, el c6digo binario necesitar4 seis bits y en el &gunda caso, siete bits. El código binario alfaiiumdrico estAndar es el ASCII (American Standard Code for Informa tibn Iiiterchange), el cual utiliza siete bits para codificar 128 caracteres. Los cádigos binarios para las letras mayúsculas, los digitos decimales y unos cuantos caracteres especiales se listan en la tabla 3-4. Obserw que lós dlgitos decimales en ASCTI pueden convertirse a BCD al quikar los tres bits de orden superior, 011. Una lista completa de los caracteres ACCTT se proporciona en la tabla 11-1. tos códigos binarios desempeñan un papel importante en las operaciones de las computadoras digitales. tos cddigos deben estar en binario porque los registros s61o pueden contener informaci61i binaria. Es necesario comprender que las cddigos binarios $610 cambian los slmbolos, no el significado de cuaIquier elemento que representen. Lis operaciones especificadas para computadoras digitaks deben considerar cl significado de los bits ahacenados en el reghtro para que las oyeracioiies se efectúen en operadores del mismo tipo, Al realizar una inspmi6n aleatoria de los bits de un registro de computadora, es probable que se descubra que representa cierto tipo de informacibn cudificada en lugar de un iiúmero binario. Pueden formularse a discreción c6digos binarios para cualquier conjunto de elementos, como las notas musicales y las piezas de ajedrez en sus posiciones sobre un tablero. Los códigos binsrios tambien se usan para formular instrucciones que especifican iiiformación de control para la computadora. l 3te capítulo -se reláciona con la representaci6ii de
3-2
Complementos
Los complementos se utilizan eii las computadorns digitales para especificar h operaci6n de resta y para Ia manipulacióii 16gica. Existen dos tipos de
w
Complementos
79
TABLA 3-4 Código est$ndar norteqericanq para intercambiode informaci6n (ACCII) -
Código Carácter
binano
Cariicter
Cddigo binario
100 m 1 100 ODIO 100 m11 100 0100
100 oioa 100 0110 100 Qlll 190 lo00 100 1001 1 0 lOlQ 100 1011 100 1100 100 1101 100 1110 100 1111 101 0000
101 Do01 101 0010 101 O011 la1 0100 101 O101 101 0110 101 O111
101 lo00 101 1 0 1
complementos para cada sistema de base r: el complemento a r y el complem t o a (r l), Cuando e1 valor de h base r se sustituye en el nombre, los dos tipos se denominan complemento a 2 y a 1 para los números binarios y el complemento a números 10 y a 9 para los niuneros decimales.
-
colnplenfettto a 9
El wmplemento (r -1) Woun~Nenbsserque~ndfgibos,elcwn~btoa(r-1)&N se dehe como (r" - 1) - N.Para los n h a m dezimak r = 10 y r - 1 = 9, por Io que el comphehto a n ú w m 9 de N es (10" - 1) - N. Ahora, lO" rep-ta un número que está formado por un 1 único seguido de n ame. 10" - 1 e un nnCunerri r e p m t a d o por n nueva Por e+nplo, con n = 4 tenemos lo4 = 1000 y le - 1 = 9999 En coiisecuencia el complemrriito a nnQrneros 9 de un número decimal x obtiene al restar cada digito de 9. Por ejemplo,
80
CAP~TUU~ TRES Representación de datos
el complemento a nCimeros 9 de 5467M3 es 999999 - 546700
compbmento a 1
corpiplemmto a 10
complemmto a 2
= 453299 y e1 complemento a 9 de 12389 es 99999 - 12389 = 87610. Para los números binarios, r = 2 y r - 1 = 1, por lo que el comple mento a 1 de N es (2" - 1) - N. De nuevo, 2" este representado por un número binario que está formado por 1 seguido por n ceros. 2' - 1 es un número binario represwntado por 1. Por ejempIo, con n = 4, tenemos z4 = (10000)~ y z4 - 1 = (1111)2. Por lo tanto, el complemento a 1 de un número binari; se obtiene restando cada dígito de 1. Sin embargo, la resta de un digito binario de 1 provoca que d 'bit cambie de O a 1 o de 1 a O. Por lo hnto, el complemento a 1 de un nfimero binario se forma al cambiar los 1 a O y los O a 1. Por ejemplo, el complemento a 1 de 1011OO1 es OlOOllO y el complemento a 1 de 0001111 es lllOMH3, El complemento a niheros (r - 1) de los números octales y hexade cimales se obtiene restando cada digito de 7 o de F (el número decimal 151, respectivamente.
Complemento a (r) El complemento a r de un nifmero N de n digitos en base r se define como In - N cuando N # O y O cuando N = O. Al compararlo con el complemento a (r - 1) notamos que el complemento a r se obtiene agregando 1 al compIementa a (Y - 1) porque rn - N = [r" - 1) - N j 1- 1. Por Io tanto, el complemento a 10 del n h e r o decimal 2389 es 7610 4- 1 = 7611 se obtiene al agregar 1 al valor del complemento a 9. El complemei-itoa números 2 del n h e r o binario 101100 es O10011 + 1 = 010100 y se obtiene al a m a r 1 al valor del complemento a 1. Como 10" es un número representado por un 1 al que le siguen n ceros entonces 10" - N, el cual es el complemento a 10 de N, tambidn puede formarse al no alterar los O a lii derecha, resta? a 10 el primcr digito significativo diferente de O, y despub mtar de 9 las digitos significativos mayores. El complemento a 10 de 246700 es 753300 y se obtiene al no alterar los dos ceros, al restar 7 de 10, y al restar los otros tres digitos de 9. De igual manera, el complemento a 2 puede formarse 01 no alterar los O ni el primer 1, y después al sustítuir los 1 con O y los O con 1 en los demds bits con mayor valor. E1 complemento a 2 de 1101100 es 0010100 y se obtiene Al no mdificar los dos O de orden menor ni ei primer 1 y, después, al sustituir con 1 los O y con O los 1 en los otros cuatro bits con mayor valor. En las ddinicianes anteriares se condder6 que los números no tienen un punto de base. Si el número N original contiene un punto de base, debe quita= de m e r a teniparal para que forme los compiementos a r o a (r - 1). Después se restaura eI punto de base en el ndrnero cnmplementado y en la misma posición relativa. Tambibn vale la pena mencionar que el complemento del complementa nos devuelve el nilmero con su valor original. El complemento a r de N es r" - N. El complemento del complemento es P - (f' - N ) = N lo cual proporciona el n h e m original.
mal Resta de nbrneros sin signo El m W o directa de recta que se enseña en las escuelas primarias utiliza el EAl .- -. concepto de préstamo. En este método tomamos prestada una unidad de una posiciBn con mayor valor cuando el dígito del minuendo es menor que el
digito correspondiente del sustraendo. Esto parece ser m8s sencillo cuando las personas ejecutan restas con lápiz y papel. Cuando la resta se realiza con equipo de mmputaci6n digital este mdtodo parece ser menos eficiente que el método que utiliza compIementos. La xesta de dos números M sin signo de pn dígitos - N (N # O) en base r pude r e d i r s e de la siguiente manera:
resta
1. Sumar el minuendo M al complemento a r del sustraendo N. Esto daM+(r"-lV)=M-N+?. 2. Si M 2 N, la suma producirá un acarreo final r" que se descarta y lo que queda es el resultado M - N. 3. Si M < N, la suma no puede tener un acarreo final y es igual a tn - (N - M), lo cual es el complemento a r de (N - M). Para obtener la respuesta en una forma familiar, es necesario tomar el complemento a r de la suma y colocarle un signo negativo.
acarreo final
-
-
Por ejemplo, consideremos la resta 72532 - 13250 = 59282. El complementa a númem 10 de 13250 es 86750. Por lo tanto:
*
M
el complemento a números 10 de N
~3gpjo
Suma
72532
=
+ 86750 = 159282
='
-- ----lo5
acarreo final de que se descarta = -100000 Respuesta = 59282 jit4uprtrbain#mf4edl** d Ahora consideremos un ejemplo con M < N. La resta 13250 - 72532 produce el número negativo 59282. Al utdizar el prcrcediiento con comple m t o s , tenemos
.-.ay
U1)ü 4 3
.-w
?,L-h
M
=
d
m
m
40718
-4
No hay acarreo final.
-m
13250
+ 27468
-
el complemento a números 10 de N = Suma =
d - d b La r q u e s t a es el número negativo 59282 = al compIemento a 10 de 40718. r' I ' U'
1
Como estamos manejando nbmems sin signo, no hay manera de A obtener un nSimero sin signo en el segundo ejemplo. Cuando trabajamos con I Pl m papel y lápiz, reconocemos que ia respuesta debe cambiarse a un nCimero m 6 i JaPi). negativo m n signo. Cuando restamos con mmplementos, La respuesta negaac# ' tiva se reconoce por la ausencia de acarreo final y de resultado comple ri
m
'
a
mentado.
La resta por complemento se realha can números binarios de una manera simiiar, utilizando el mismo procedimiento que se acaba de detallar. Al usar los dos n b m s binarios X = lOlOIOO y Y = 1000011, efectuamos la resta X - Y y Y - X utilizando el compIemento a 2: X
= 10101OO = O111101 suma = 10010001 daechando el acarreo final de 2' = -1000Mfa7 Respuesta: X - Y = o(310001
+
el complemento a 2 de Y
Y
=
complemento de niimews 2 de X = Suma =
1m11
+ 0101100 llOllll
No hay acarreo tinal. ta respuesta es el número negativo 0010001 de 1101111. 3-3
= compIemento
de números 2
Representación de punto fija
Los enteros positivos, incluyendo el cero, pueden representarse como núme
&,
ros sin signo. Sin embargo, para representar enteros negativos, necesitamos una notacibn para valores negativos. En la aritmética simple, un ntímero negativo se señala con un signo de menos y un número positivo con un signo de más. Debido a las limitaciones del equipo de c6mput0, las cornputadoras deben representar todo con números 1 y O, lo cual incluye el signo de un número. Como consecuencia, es costumbre representar el sipo con un bit que se coloca en la posici6n al extremo izquierdo del n6mero. La convencibn es hacer que el bit del signo sea igual a O para bs niimeros Positivos y 1 para las negativos, Además del signo, un número puede tener un punto b i a r i o (o decimal). La posicibn del punto biirio se necesita para representar fracciones, enteros o nheros que mezclen enteros y fracciones. La representación del punto binario en un registro es complicada porque se caracteriza mediante una posicibn en el registro, Existen dos maneras de especificar la posicibn del punto binario en un registro: otorgarle una posición fija o emplear una representación de punto flotante. El rn&todo de punto fijo considera que el punto binario esiá siempre fijo en una posici6n. Las dos posiciones que se usan con mayor frecuencia son: 1) un punto binario en el extremo izquierdo del registro para convertir el n h e r a almacenado en una fraccidn, y 2) un punto biario en el extremo derecho del registro para convertir el número almacenado en un entero. En cualquier caso, el punto binario no estA
pt&# o
punto haina
SEEU~NM Representaa6n de
punto fijo
83
presente en realidad pero su presencia se supone porque el número almacenado en el registro se trata como una .fracci6n o como un entero. La representacsn del punto flotante utiliza un segundo registro para almacenar un número que designa la posici6n de1 punto decimal en eI primer registro. La representación de punto flotante se analiza en Ia siguiente secci6n.
lrkmoros con signo ,
Representacidn de enteros Cuando un ndmem,bhario es positivo, el signo se representa con O y la magnitud por un n h e i o , hinario positivo. Cuando el ndmero es negativo, el signo se representa con 1 pera el resto del número puede representarse en cualquiera de las tres siguientes maneras: 1. Rqesentación de magnitud de signo. 2 Representaci6n ¿e complemento a números 1 con signo. 3. Representacibn de complemento a 2 con sieno. h1
La representacih,de magnitud de signo de un número negativa esta formada por la magnitud y un signo negativo, En las otras dos wresentaciones, el ndrnero negativo sie representa con el complemento a 1 o 2 de su valor positivo. Como ejemplo, consideremos el número 14 con signo que se almacena en un registro de 8 bits. 14 se rep-b wri un bit de signo de O en la posicidn de la extrema izquierda =pido por el equivalente binario de 14 ~ 0 1 1 1 0Debe . notarse que cada uno de los ocho bits del registro debe tener un valor y, por lo tanto, debe inserta@@O m las posiciones más significativas del bit de signo,Aunque sólo existe una manera de representar + 14, éxiskn tres diferentes maneras de representar - 14 con d o bita.
+
En representacibn de magnitud de signo En representaci6n de mmpiemento de números 1 de signo En repfesentacihn de complemento de números 2 de signo
1 OOQlllO 1 1110001
1 1110010
La repmntaci6n de magnitud de sipo de - 14 se obtiene de + 14 al complementar s61o el bit de sipo. La q m t a c i 6 n de complemato a 1 ;4 del signo de - 14 se obtiene al complementar todos los bits de + 14, incluido ,el bit de sipo. La r e ) ) m b c i ó n de cornphent~a 2 con signo se obtiene al tomar el complemento a 2 del nQmera positivo, incluyendo su bit de hsigno. El sistema de magnitud con signo se utiliza en ia aritmética simple pero es temible cuando se emplea en la arihnktica mputacional. Por lo tanto, en gmeral se utiliza el complemento con signo. El complemento de 1 implica dificultades porque time dos xspresentaciones del O (+ O y - O). Se utiliza m u y rara vez para operaci~nesaritmdticas excepto en algunas computadoras antiguas. El conyihmmto de 1 es Útil como una opaci6n 16gica parque el cambii de 1 a O o O a 1 es equivalente a una operad611de complemento
't"
84
-O
Representación de datos
I@$c8. El $igiiiWe iiifisis de la aritmética bina% con signo
se refiere
exclusivamente a la representacibn de complementa de 2 con signo de números negativos. Suma aritmbtica dos números en el sistema de magnitud con signo sigue las reglas de la aritmdtica simple. Si los signos son iguales, agregamos las dos magnitudes y le damos a la suma el signo comtín. Si los signos son diferentes, restamos la magnitud menor de la mayor y le damos al resultado el signo de la magnitud m& grande. Por ejemplo, (+ 25) (- 37) = - (37 25) = - 12 y esto se hace al restar la magnitud m6s pequefia 25 de la mayor 37 y utilizando el signo de 37 para el resultado. Este ec un proceso que requiere la comparación de los signos y las magnitudes para decpub realizar una suma o una resta. (El procedimiento para sumar ndmeros binarios en representaci6n de magnitud con signo se' describe en la secci6n 10-2) En contraste, la regla para sumar nirmems en el sistema de complemento de 2 coh signo no requiere una comparación o sustracci6n, sólo una suma y un complemento. El procedimiento es muy simple y puede definirse como sigue: sumar los dos ndmeros, incluyendo sus bits de signo, y descartar cualquier acarreo de la pmici6n ' de bits de signo (extrema izquierda). Los ejemplos numericos para la suma se mu-an enseguida. Debe considerarse que los nrimeros negativos deben estar al principio en su complemento de 2 y que si la suma que ae obtiene después de la adici6n es negativa esta en su forma de complemento de 2.
La suma de
+
suma de
eompleme~toa 2
-
%n 2ada uno de 10k cuatro casos, la uperaci6n que se realiza es siempre una suma, inc1uyendo los bib de signo. Cualquier acarreo de la posición de bit con signo se descarta y los, resultados negativos están de manera automática en su Forma de complemento a 2. La forma de complemento de la repmsentacibn de números negativos resulta extraña a las personas acostumbradas al sistema de magnitud con signo. Para determinar el valor de un número n ~ a t i v o cuando está en forma de eompIernento de 2 con signo, es necesario convertirlo a un niimero positivo para colocarlo en una forma más familiar. Por ejemplo, el niimero binario con signo 11111OO1 es negativo porque el bit de la izquierda es 1. Su complemento a 2 es 00000121, el cual es el equivalente binario de -t. 7. Por lo tanto, reconocemos que el número negativo original es igual a - 7.
33
resta de complmmto u 2
Repm*
de punto fijo
85
Resta dbnhtica La resta de dos números binarios con signo cuando los niimeros negativos estan en su forma de complemento a 2 es muy simple y puede explicarse como sigue: se toma el complemento a 2 del sustraendo (incluyendo el bit de signb) y se suma al minuendo (incluyendo el bit de signo). Se elimina el acarreo de la posición del bit de signo. Este procedimiento surge del hecho de que una operaci6n de resta puede cambiarse a una operaci6n de suma si se cambia el signo del sustraendo.
c
Pero el cambio de un número positivo a negativo se consigue con facilidad al tomar su complemento a 2. Lo opuesto tambiCn es cierto porque el complemento de un número negativo en su forma de complemento produce el número positivo equivalente. Considere la resta de (- 6) - (- 13) = + 7. En binario con ocho bits esto se escribe 11113010 - 11110011. La resta se cambia a suma al tomar el complemento a 2 del sustraendo (- 13) para que d&(+ 13). En f o m binaria esto es 11111010 + OM301101 = 100000111. Al eliminar el acarreo final obtenemos b respuesta correcta OOOOO111 (+ 7). Vale la pena anbbr que los números binarios en el sistema de complemento a 2 con signo se suman y restan mediante las mismas reglas baisicas de suma y resta sin signo. Por lo tanto, las computadoras sólo necesitan un circuito común para manejar ambos tipos de aritmdtica. El usario o programador debe interpretar los resultados de tal suma o resta en f o m diferente, ya sea que se considere que los números son con signo o sin signo.
Sobrefluja Cuando dos números de n digitos cada uno se suman y el recultado ocupa n + 1 dlgitos, decimos que ha ocurrido un sobreflujo. Cuando la suma se ejecuta con papel y lápiz esto no es un problema porque no hay un límite en el ancho de la -pAgina para anotar el resultado. El sobreflujo es un problema en las computadoras digitales porque eI ancho de los registros es finito, Un resultado que contenga n + 1 bits no puede acomodarse en un registro con una longitud estándar dé n bits. Por esta razbn, muchas computadoras detectan cuando sucede un sobreflujo y se establece un flip-flop correspondiente para que la sittiacidn pueda ser verificada por el usuario. La detecci6n de un sobreflujo despuk de la suma de dos números binarios depende de si los números se consideran con signo o sin signo. Cuando se suman dos ndmeros sin signo, se detecta un sobreflujo del acarreo final en la posicidn nias significativa. En el caco de números con signo, el bit a la extrema izquierda siempre representa el signo y los nfimeros negativos están en forma de complemento a números 2. Cuando se suman dos
86
CAP~TULOTRES
Repremtaci6si de datos
n h e r o s con sipo, el bit del signo se trata como parte del número y el
acarreo final no indica un sobreflujo. Un sobreflujo no puede m r i r después de una suma si un número es pwitivo y el otro negativo porque sumar un n6mero positivo a uno negativo produce un resultado que es menor al mayor de los dos números originales. Puede oeurrir un sobreflujo si los dw n h e r o s que se suman son poeitivos o negativa. Para ver cómo ocurre esto consider$mos el siguiente ejemplo, Dos niimeios binarios con signo, + 70 y + 80,, están almacenados en registros de ocho bits. El rango de números que puede acomodar cada registro es de + 127 binario a - 128 binario. Como la suma de los dos niimems es + 150, esto excede la capacidad del registro de ocho bits. Esto es verdadero si los números son ambos positivos o negativos. La dos sumas en binario se muestran enseguida junto con los últimos acarreos. acarreos: O 1
+70
dekccion as
sobreflujo
O lOOO110
acarreos: 1 0
-7Q 1 0111010
Debe considerarse que el resultado de 8 bits que de& haber sido positivo tiene un bit de signo negativo y que el resultado de 8 bits que debía haber sido negativo tiene un bit de signo positivo. Sin embargo, si el acarreo de la posicibn de bit de signo se toma como el bit de signo del resultado, la respuesta de 9 bits que se obtenga ser& correcta. Como la respuesta no puede acomodarse dentro de 8 bits, decimos que ocurrió un sobrefluja. Puede detectarse una condición de sobxefhjo al observar el acarreo hacia la posicibn de bit de signo y el acarreo de la posición de bit de signo. Si estos dos acarreos no son iguales se produce una condici6n de sobreflujo. Esto se indica en Ios ejemplos en los cuales los dos acarreos se muestran de manera expllcita. Si los dos acarreos se aplican a una compuerta OR exclusiva, se deMrA un sobreflujo cuando la salida de la compuerta = igual. a 1.
Representacidn de1 punto fijo dechal ia rapremtacidn de númenw decimales en mgistrw es una funcibn del código binario utilizada para representar un digito decimal. Un código decima1 de 4 bits necesita cuatro flip-flops para cada dígito decimal. La representaci6n de 4385 en BCD necesita 16 füpflops, cuatro para cada digito. El número se representar4 en un registro con 16 flip-flops de la siguiente manera:
Al representar números en decimal estamos gastando una considerable cantidad de espacio de almacenamiento porque d número de bits que se
- 6 ~ 3.3 RepreswtaciáPi de punto fijo
m
L &
87
necesita para almacenar un nlmero decimaa en código binario es mayor que el nfimero de bitc que se necesita para su representaci6n binaria equivalente. A d d s , los circuitos requeridos para ejecutar arihktica decimal son &S complejos. Sin embargo, existen algunas ventajas en la utilización de la repiresenhcibn decimal porque la entrada y salida de datos de la computadora son generadm por personas que utiSin el sistema decimal. Algunas aplicaciones, romo las de procesamiento de datos de negocios necesitan pequeñas cantidades,de dl& aritmgtieos en comparacidn con la cantidad que se necesita para la entrada y salida de datos decimales. Por esta razón, algunas computadoras y todas las calculadoras electrónicas realizan operaciones aritm@icas directamente con los dato? decimales (en un &digo binario) y, por tanto, eliminan la necesidad de convertir a binario y de vudta a decimal. Algunos sistemas de computadora tienen hardware para cAlculos arih4ticos con datas tanto binarios como decimales. La repreentación de números decimales con signo en BCD es similar a la repmwntaeibn de números con signo en binario. Podemos utilizar el. sistema de magnitud con signo con el que estamos familiarizados o el sistema de complementa con signo. Por lo general, el signo de un número decimal se reprmmta con cuatro bits para que sea congruente con el c6d0io de 4 bits de los digitos decimales. Tambih se acostumbra designar un signo mAs con cuatro ceros y -unsigno menos con d equivalente de BCD del 9,el cual es 1001, Ei sistema de magnitud con signo es dificil de utilizar en computadoras. El sistema de complemento con-signo puedemr el de complemento a 9 o a 10, pero este último es el que ss utiliza con mayor frecuencia. Para obtener el complemento a 10 de un número BCD, tomamos primero el complemgnto a 9 y después un uno al digito menos significativo. El complemento a 9 se calcula de la resta de cada digito de 9. El procedimiento desarrollado para el sistema de complemento a 2 con signo se aplica también al sistema de complemento a 10 con signo para números decimales. La suma w realiza al agregar todos los digitos, incluyendo el digito de signo y descartando el acarreo final. Obviamente, esto supone que todos los números negativos están en su forma de complemento a 10. Consideremos Ia suma (+ 375) + (- 240) = 1- 135 realizada en el sistema de complemento a 10 con signo.
El 9 en la posie6n a Ia izquierda del @a
número indica que es negativo. 9760 es el complemento a 10 de 0240. Se suman bs dos números y el a c a m final se dacarta para obtener 135. Por supuesto, los números decimales dentro de la computadora deben estar en BCD, incluyendo ios cügitos de signo, La suma se realiza con sumadores 8CD (véase la figura 10-18).
+
-
b m Q
#dJ$
p.M'-' d h i.rr
fi
f
2 L a resta de números decimales en el sistema de complemento a 10 con igual que en d caso de las' números binarios. Hay que tomar 4 el complementa a 10 del sustraendo y agregarlo al minuendo. Muchas computadoras tienen hardware especial para ejecutar cAlculos aritméticos en forma &ta con los números dedtnales en BCD. El usuario de la computadora pude apecifica~mediante instrucciones programadas que las operaciones aritméticas se ejecuten ron números decimales en forma directa, sin m r que mnvertir1os a bhrios. o sin signo es
L 1
m
3-4
w
IA r e p r e ~ ~ t a d bcon n punta flotante de un número tiene
#*!Y yd '
Representación con punf o flotante dos partes.
La
primera parte representa un ntimero del punta fijo con signo llamado mantisa. La segunda parte representa la posici6n del 'punto decimal (o binario) y se llama exponente. La rnantisa de punto fijo puede ser una fraccibn o un entero. Por ejemplo, el número decimd $. 6132.789 ce rep-ta en punto flotante con una fraccibn y un exponente como sigue:
maiitisa eqvotimte
-
* WWWp $ rJ1 -* C --
,>-
m '
Fraccih Exponente 0.6132789 m 04
*+
El valor del exponente indica que la posición real del punto decimal está cuatro posiciones a la depecha del punto de~imaI~indicado en la fracción. Esta repmtación es equivalente a la notaci6n científica + 0.6132789 X 10*q El punto flotante sihpre se interpreta m o una representacibn de un ndmero en la siguiente forma:
~ 1 * h & a ; t ~m r -Ld. 2
S610 la mantisa m y erexponen& e se xepresénh3Z manera fisica en el registro (incluyendo sus signos). La base r y la posicl6n del punto de la base de Ia mantisa se asumen siempre: Las circuitos que manipulan los números de punto flotante en registros se apegan a estas dos consideraciones para proporcionar los tesdtados de cómputo correctos. Un número binario de punto flotante se representa de manera similar excepto que utiliza la base 2 para el exponente. Por ejemplo, el número bLnario + 16jll.11 se representa con una fracción de 8 bits y un exponente de 6 bits de la manera siguiente:
abrega
A~racci6n
d-4 r
W d n
C
i
a
01001110
~
I
~
Expomte ~
~
* * La fracci6n tiene un O en la p1ci6n a la extrema izquierda para denotar que ,,-n
es posttlva. El punto binario de la fracci6n está después de¡ bit de signo pero
no aparece en el registro. El exponente tiene el nGmero binario equivalente + 4. número de punto flotante es equivalente a
m x F = +(.1001110)2 x Z+' nomaftzacibn
Se dice que un númer~de punto flotante e s a n m l i u i d o si el dígito más sipifmtivo de h mantisa es diferente de cero, Par ejemplo, el niimero decimal 350 está nomaiizado p r o 000% no lo está. Sin considerar la posicidn en la que se asume el punto de base en la mantisa, el número estA nomializado d o si su dígito de la extrema izquierda es diferente de cero. Por ejemplo, el número binario de 8 bits .00011010 no estd normalizado por
los tres primeros dígitos O que contiene. El número puede normalizarse al cambiarlo tres posiciones hacia la izquierda y descartar los primeros O para obtener 11010000. h tres cambios multiplican el número por 2 = B. Para mantener el mismo valor para el número de punto flotante, al exponente debe r e s m e 3. Los números normalizados proporcionan la máxima precisi6n posible para los n h m s de punto flotante. Un O no puede normalizarse porque no tiene un digito diferente de cero. Por 10 peral, se representa el punto flotante por Únicamente Q en la mantisa y en el exponente. las operadones aritmkticas con números de punto flotante con mhs complicadas que las que se ejecutan con punto fijo y su ejecucidn requiere más tiempo y hardware m69 complejos. Sin embargo, la representación de punto flotante es esencial para los c~lculoscientíficos por los problemas relacionados con la escala que aparecen con 10s dlculos de punto fijo. Muchas computadoras y todas las calculadoras electrónicas timen implícita la capacidad de ejecutar operaciones aritm&ticasde punto flotante. Las computadoras que no tienen hardware para cáiculos de punto flotante tienen un conjunto de subrutinas para ayudar al usuario a programar problemas cientificos con números de punto flotante. Las operaciones aritm6ticas con números de punto flotante se analizan en la secci6n 10-5.
3-5 Otros códigos binarios En d o n e s anteriores prem~tamaslw tipos más comunes de datos y cbdigo binario que se encuentran en las computadoras digitales. En ocasiones, se utilizan otros c6digos binarios para números decimales y caracteres alfanuméricos. Las computadoras digitales también emplean otros c ó d i p b i i r i o s para aplicaciones especiales. En esta seccibn, se presentan unos mantos cbdigos bina& adiciormh que se ennientran en las computadoras digitafes.
C&digoGray Los sistemas digitales pueden procesar datos s6lo de manera discreta. Muchos sistemas físicos proporcionan salida continua de datos. ius datos
m c6digo p y
deben conve* a su forma djgital antes de que puedan ser utilizados por una computadota digital, La infonnacih continua o ansloga se convierte a su forma binaria mediante un convertidor and&@co/digital.Ei código binan o reflejado D d i g o Gray que se muestra en la tabla 3-5, se utiliza en ocasion~para los datos convertidos a digitaies. Ia ventaja del código Gray sobre los nheros biiariw directos es que sólo cambia un bit conforme avanza de un número al siguiente. En otras palabras, el cambio de cualquier n h e m al siguiente en una secuencia se reconoce mediante un cambio de solamente un bit de O a 1 a de 1 a O. Una aplicacibn tlpica del &ligo Gray se presenta cuando los datos análogos se representan mediante un cambio continuo de m pmicibn relevánte. La parte relevante se divide en sepentos y a cada segmento se le asigna un número. Si se hace que segmentos adyacentes correspondan a n h e r m en &digo Grag adyacentes, se reduce la ambifledad cuando la posici6n relevante está en la línea que separa dos segmentos cualquiera. En ocasiones se utilizan contadores en código Gray para proporcionar las w e n c i a s de temporizaci6n que controlan las operaciones en un sistema digital. Un contador en c a g o Gray es aquel cuyos flip-flops recorren una secuencia de estada según se especifica en la tabla 3-5. Los contadores de c6digo.Gray eliminan la ambigüedad durante el cambio de un estado del contador al siguiente porque s61o cambia un bit durante la transición de estado.
Otros chdigos decimales Los códigos binarios para digitos decinials necesitan un mínimo de cuatro bits. Pueden formularse muchos ddigos difermtes a'l arreglar cuatro a m8s bits en 10 posibles combinaciones diferentes. En la tabla 3-6 se muestran unas cuantas posibilidades. Ya se ha visto b que es un .BCD (decimal codificado en bhario). UtiIia una asignacibn directa del equivalente binario del digito. Las seis combina-
TABLA 3-5 sigo Gray de 4 bits mi@ w v a l e n k bario decimal
Código binado
Equivalente decimal
TABLA 3 4 Cualro c 6 d i p Masdiferenks para el dfgib decimal
Digito decimal
BCD 8421
1010 Combim dones de bit sinusal.
1011 1100 1101 1110 1111
autocomphtaria
c6digo ponáerado
cddigo con =eso de I
Gray con 2421
O101 O110 O111 lo00 1001 1010
De exceso 3 exceso 3
0000
0000
O001 0010
O001 0011
1101 1110
1M)I) 1001
1111
1011
ciones listadas de bits que no se usan no tienen ningún valor cuando se utiliza BCD, igual que la letra H no representa nada cuando se anotan simbolos de dfgitos decimales. Por ejemplo, decir que 1001 1110 es un n b e r o decimal en BCD es como decir que 9H es un ndmero decimal en la denominaai6n de signos conv&cional. Ambos casas tienen un signo invdiido y por lo tanto repmsentan un número sin significado. Una desventaja de utilizar BCD es ia dificultad que se encuentra cuando se va a capturar el complemento a 9 del nhmero. Por otra parte, el complemento a 9 se obtiene fácilmente con los códigos 2421 y de 3 en exceso que se listan ea la tabla 3-6. Estos dos códigos tienen una propiedad autbmmplementaEia que, significa que todos los complementos a 9 de un niimero dechal, cuando se representan en una de estos cbdigos, se obtienen con facilidad al cambiar Lm 1 a O y los O a 1. Esta propiedad es útil cuando se realizan operadone arihnCticas en rep-tación del complemento con signo. E1 2421 es un ejemplo de un c6digo ponderado. En el que los bits se multiplican por las posiciones indicadas y la suma de los bits proporciona el dfgito decimaI. Por ejemplo, una combiiaci6n de bits 1101, cuando se posiciona con los digitos 2421 respectivos, praporciona el equivalente decimal de 2 X 1 + 4 X 1 + 2 X O + 1 + 1 = 7. Pueden asignarse al c6digo BCD las ponderaciones 8421 y por esta razBn en ocasiones se les llama c6digo Mil. El código de exceso 3 es un código decimal que se ha utilizado en computadoras anteriores. Este es un c6digo sin ponderacidn. Su asignación
I
pueden corregirse pero se señala su p-cia. El p d i m i e n t o usual es observar la frecuencia de los errores. Si &tos ocurren al azar, h información err6nea particular se transmite de nuevo; si ocurre w n demasiada frecuencia, w verifica el sistema para encontrar la faila. El c a p de detehcibn.de error que se utiliza con mayor fkuencia es bit & paridad el bit de pridad. 'lln bit de paridad es un bit extra que se incluye con un mensaje binario que hace h cantidad total de unos par o impar. En la tabla 3-7 se muestra un mensaje de tres bits.y dos bits de paridad posible. El bit 'l? P (impar) se eüge de m e r a que haga la suma de todos los 1 (entodos los cuatro bits) un n h o impar. El bit P (par) ,se elige para que haga la suma de todw los 1 un número par. En cualquier caso la suma se realiza de acuerdo al mensaje y al bit P. En cualquier aplicación particular, se adoptar4 uno u otro tipo de paridad. El esquema de paridad par tiene Ia desventaja de contar con una combinación de bits en que todos son O, mientras que en la paridad impar siempre hay un bit de 1 {de los cuatro que conforman el mensaje y P). h b e recordarse que P [impar) es el complemento de P (par). Durante la transferencia de infonnaci6n de una posici6n a otra el bit de paridad se maneja como sigue. En el extremo desde donde se envh el gmrrrrfor de prrntdad mensaje (en este caso tres bits) se aplica a un generadm de pridad, donde se genera el bit de paridad querido. El mensaje, incluyendo el bit de paridad, se transmite a su destino. En el extremo donde se reciben, todos los bits que comprobador llegan (en este caso cuatro) se aplican a un comprobndur de pridnd, que de patlfdd v d c a la paridad adecuada adoptada (impar o par). Se detecta un error si la paridad comprobada no se apega a la paridad adoptada. El &todo de paridad detecta la presencia de uno, tres, o cualquier cantidad impar de errores. N o se detecta un numero par de errores. Las redes generadoras y comprobadoras de paridad son circuitos 16gicm que se construyen con funciones OR exclusivas. Esto se debe a que, como se mencion6 en la seccibn 1-2, la funci6n OR exclusiva de tres o más +idn impar variables es por defrnicidn una función impar. Una funci6n impar es una M ó n 16gica cuyo valor es un binario si, y 5610 si, un número impar de TABLA 3-7 G e n d 6 n de un bit de paridad
Mensaje XYz
P (impr) P (par)
94
CAP~TULOTRES Representación d e datos
variables es igual a 1. De acuerdo con esta definición la función P (par) es la OR exclusiva de x, y, y z porque es igual a 1 cuando cualquiera o las tres variables son iguales a 1 (tabla 3-7). La función P (impar) es el complemento de la función P (par). Como ejemplo, consideremos un mensaje de 3 bits que se va a transmitir con un bit de paridad impar. En el extremo desde donde se envía, el bit de paridad impar se genera mediante un circuito generador de paridad. Como se muestra en la figura 3-3, este circuito está formado por una compuerta OR exclusiva y una compuerta NOR exclusiva. Como P (par) es la OR exclusiva de x, y, z y P (impar) es el complemento de P (par), es necesario emplear una compuerta NOR exclusiva para la complementación necesaria. El mensaje y el bit de paridad se transmiten a su destino, donde se aplican a un comprobador de paridad. Ha' ocurrido un error durante la transmisiónosi la paridad de los cuatro bits recibidos es par, porque la información binaria transmitida era impar origliialmente. La salida del comprobador de paridad debe ser 1 cuando ocurre un error, esto es,, cuando el número d e 1 en las cuatro entradas es par. Como la función OR exclusiva de las cuatro entradas es una función impar, de nuevo necesitamos complementar la salida mediante el uso de una compuerta NOR exclusiva. Vale la pena hacer natar que el generador de paridad puede utilizar el mismo circuito .que el comprobador de paridad si la cuarta entrada se mantiene en forma permanente en un valor O lógico. La ventaja de esto es que puede usarse el mismo circuito para la comprobación y generación de la paridad.
Figura 3 3 Detección de error con un bit de paridad impar. Fuente
Destino
X
X
Indicación de error
,(PIiY
Generador de paridad
Comprobador de paridad
Problemas
95
En el ejemplo anterior es evidente que pueden implantarse generadores y comprobadores de paridad par con funciones 0 R exclusivas. Las redes de paridad iml necesitan una NOR excIusiva en la salida para complementar la función.
3-3
3-2 A3-3. 34.
Convierta los siguientes n h e r o s binarios a decimales: 101110; 1110101 y 110110100. Convierta los siguientes niltmems con las bases indicadas a decimales: (12121k (431015; (501, y (198),,. Convierta los siguientes números decimales a bimrios: 1231; 673 y 1998. Convierta las siguientes nCuneros decimales a las bases indicadas. a. 7562 a octd.
b. 1938 a hexadecimal. C,
1% a binario.
Convierta el. n h e m hexadecirnal F3A7C2 a binario y &l. ¿Cuál es la raíz de 10s nheros si la solucibn a la eeuacihn cuadrstica ~c, -Ti--- 1 0 ~ + 3 1= O ~ S X = ~ Y X = ~ ? J .
36,
r d v m 3-7icU
-+-m
dblF 3-8.
4
3-10.
3-11.
Muwtre el valor de todos los bits de un registro de 12 bits que contiene la cantidad equivdente a 215 decimal m: a) bina'rio; b) octal edificado en binario; e) hexadecimal codificado en binario; d) decimal codificado en bina50 (BCD). Muestre k conf@raEi6n de bits de un registro de 24 bits cuando su conte nido w t a el decimal equivalente de 295: a) en binario; b) en BCD;c) en Autilizando ocho bits con paridad par. Escriba su propio nombre en ACCII utilizandoun d i g o de odio bits en que el bit de la extrema izquierda siempre 0. Incluya un espacio entre los nombres y un punto despuh de su segundo apellido. Descifre el siguiente código ASCE lMllOl0 1OO1111 1001000 1OO1110 0 1 0 m 1OOO1OO 1OO1111 lOOOlOl Obtenga el eomplem~toa 9 de ios siguientes nfimeroc decimales de ocho &@tos: 12349876; 00980100;90009951; y 000000010.
- -12,
Obtenga el complementa a 10 de 1- siguientes números decimales de seis dígitos: 123900; 090657; 100000; y Q00000.
3-l3.
Obtenga los c o m p h e n b a 1 y 2 de los siguienenkm ndmerasbinarios de ocho di@- 10101110: 10000001; lNMN€W; 00000001; y 00000000. Ejecute la resh con Iw siguientes n h e r o s decimal= sin signo tomando el complemento a Id) del siisbaendo. a. 5250 - 132 b. 1753 - 8640 c 20-100 d. 1200 - 250
3-14.
96
c~~f.rrn0 TRES Representación de datos
3-15.
Realice la resta con los siguientes números binarios sin signo tomando el complemento a 12 del sustraendo. a. 11010 - 10000 b. 11010 - 1101 C. 100 - 110000 d. 1010100 - 1010100
3-16.
Realice las operaciones aritméticas (+42) + (-13) y (-42) - (-13), en binario utilizando la representación de complemento a 2 con signo para números negativos. Realice las operaciones aritméticas (+ 70) + (+ 80) y (- 70) +(- 80) con números binarios en representación de complemento a 2 con signo. Utilice ocho bits para acomodar cada número junto con su signo. Muestre el sobreflujo que ocurre en ambos casos, que los dos últimos acarreos son diferentes y que hay un signo inverso. Realice las siguientes operaciones aritméticas con los números decimales utilizando representación de complemento a 10 con signo para números negativos. a. (- 638) + (- 785) b. (- 638) - (+ 185) Un número binario de punto flotante de 36 bits tiene ocho bits para el signo del exponente y 26 bits más el signo para la mantisa. La mantisa es una fracción normalizada. Los números en la mantisa y el exponente están en representación de una magnitud con signo. ¿Cuáles son las cantidades positivas más grande y pequeña que se pueden representar excluyendo el cero? Represente el número (+ 46.5),, como un número binario de punto flotante con 24 bits. La mantisa de fracción normalizada tiene 16 bits y el exponente 8. En ocasiones el código Gray se llama código reflejado porque los valores de los bits se reflejan en ambos lados de cualquier valor 2". Por ejemplo, como se muestra en la tabla 3-5, los yalores de los 3 bits de orden menor se reflejan sobre una línea dibujada entre el 7 y el 8. Usando esta propiedad del código Gray obtenga: a. Los números del código Gray para 16 hasta el 31 como una continuación de la tabla 3-5. b. El código Gray en exceso de 3 para los decimales de 10 a 19 como una continuación de la lista en la tabla 3-6. Represente el número decimal 8620 en: a) BCD; b) código de exceso 3; c) código 2421; d) como un número binario. Liste los 10 dígitos BCD con una paridad par en la posición a la extrema izquierda (un total de cinco bits por dígito). Repita con el bit de paridad impar.
3-17.
3-18.
3-19.
3-20.
3-21.
3-22. 3-23.
3-24.
3-25.
Represente el número decimal 3984 en el código 2421 de la tabla 3-6. Complemente todos los bits del número codificado y muestre que el resultado es complemento a 9 de 3984 en el código 2421. Muestre que la función OR exclusiva x = A @ B @ C @ D es una función impar. Una manera de demostrar esto es obtener la tabla de verdad para y = A @ B y para z.= C @ D y después formular la tabla de verdad para x
= y @ r. Compruebe que x = 1sólo cuando el número total de 1 en A, B, C 3-26.
y D es impar. Derive los circuib para un generador de paridad de 3 bits y para un comprobador de paridad de 4 bits utilizando un bit de paridad par. (tos circuitos de la figura 3-3 utilizan paridad impar.}
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EN ESTE CAP~TULO
4-1 4-2 4-3 4-4
4-5 4-6 4-7
Lenguaje de transferencia de registros Transferencia de registros Transferencias de bus y de memoria Microoperacioncsaritméticas Microoperacioneslógicas Microoperaciones de corrimiento Unidad de corrimiento lógico aritmetico
4-1 Lenguaje de transferencia de registros
nricrooperación
Un sistema digital es una interconexión de módulos de hardware digital que realizan una tarea específica de procesamiento de información. Los sistemas digitales varían en tamaño y complejidad desde unos cuantos circuitos integrados hasta un complejo de computadoras digitales interconectadas e interactivas. El diseño de sistemas digitales utiliza de manera invariable un enfoque modular. Los módulos se construyen a partir de componentes digitales como registros, decodificadores, elementos aritméticos y lógica de control. Los diferentes módulos están interconectados con los datos y las trayectorias de control comunes para formar un sistema de computadora digital. Los módulos digitales se definen mejor por los registros que contienen y las operaciones que realizan sobre los datas que almacenan. Las operaciones que se ejecutan sobre los datos almacenados en los registros se llaman microoperaciones. Una microoperación es una operación básica realizada sobre la información almacenada en uno o mas registros. El resultado de la operación puede sustituir la información binaria anterior-de un registro o puede transferirse a otro. Algunos ejemplos de microoperaciones son despla-
100
C A P ~ ~ JCUATRO M
Transferda de registro y micmopera~iones
mr, rodar, borrar y cargar. Algunos de los componentes digitales que se
presentaron en d ~apitulo-2 sun registros que sirven para realizar microoperaciones. Por ejemplo, un mnhdor con carga paralela puede realizar las mirrooperaciones de incremento y carga; un registro de desplazamiento bidireccional puede realizar las microoperaciones de desplazamiento a la derecha y a la izquierda. La organizad611 interna del hardware de una computadora digital se define m+r, al e$p&ificak. + . m
l. B conjunto de iégistros que contiene y sus funciones. 2. La secuencia de rnicrooperaciones que se realizan sobre la informaci6n binaria almacenada en los registros. 3. El control que inicia la secuencia de microoperaciones.
lenguaje de transferencia de rsgistros
5;
*m M -a
da& -
Es posible ~ p i f i c a rla secuencia de microoperaciones en una computadora, al explicar cada qeracibn en palabras, pero este procedimiento por lo general representa una extensa explicaci6n descriptiva. Es m6s conveniente adoptar una simboIogía conveniente para describir la secuencia de transb rencias entre registros y las diferentes microoperaciones aritdticas y lbgicas asociadas con las transferencias. El uso de símbolos en lugar de una expiic d n narrativa proporciona una manera organizada y concisa para enlistar las secuencias de microoperaciones en los registros y las funciones de control que las inician. IA notacidn simb6lica que se utiliza para describir las transferencias de microoperaciones entre registros se llama lenguaje de transferencia de regictros. El t b i n o "transferencia de registros" implica ia disponibilidad de circhitos 16gikos de hardware que puedan efectuar una micmperaci6n definida y transferir el resultado de la operaci6n al mismo o a otro registro. La palabra "lenguaje"se toma prestada de 1- programadores, quienes aplican este t6nnho a los lengaajes de programacibn. Un lenguaje de programaci6n es un p d i m i e n t o para escribir símbolos con el fin de especificar cierto p m computacional. De igual manera, un lenguaje natural, como el ingk, es un sistema para escribir simbolw y combinarlos en palabras y enunciados para la comunicación entre personas. Un lenguaje de transferenlcia de registros es un sistema para expresar en forma simb6lica, las semencias de microoperaciones entre los registros de un m6dulo digital. Es una herramienta conveniente para describir la organizaci6n interna de las computadora~digitales de una manera precisa y concisa. Tambih puede usarse para facilitar el proceso de diseñar sistemas digitales. EL lenguaje de transferencia de registros que se adopta aquí se considera lo m8s sencillo posible, para que no sea dificil de memorizar. En seguida d ~ m o loss símbolos para diferentes tipos de microoperaciones y al mismo tiempo dwribiremos el hardware asotiado con el que se pueden llevar a cabo, las micrmperaciones planteadas. La denominaci6n sirnbdlica que se presenta en este capitulo w optimizeirii en capltulos posteriores para
SECCIm 42 Transferencia
de registros
101
especificar las transferencias de registros, las microoperacianes y las funciones de control que describen la organización interna del hardware de las computadorras digitales. Se puede apmder con facilidad otra sirnbología una vez que se familiariza uno con este lenguaje, porque la mayoría de las diferencias entre bs lenguaje de transferencia de registros, consisten en variaciones de bs detalles más que en el propósito general
4-2
~rnitsjhnda de regisfrss
Transferencia de re& tros
Los registros de computadora es& representados por letras mayúsculas (en ocasiones seguidas de niimems), para denotar la funci6n del registro. Por ejemplo, el registro que contiene una direcci6n para la unidad de memoria, por lo .general se llama un registro de direccionamiento de memoria y se designan las letras MAR por sus siglas en inglés (rnemoy address register). Otros nombres para registros son PC (contador de programa), IR (registro de instruccibn) y R1 (registro de pmesador). Los flip-flops individuales en un registro de n bits están numerados en una secuencia de O hasta n - 1, comenzando desde O eii la p i c i 6 n de Ia extrema derecha y aumentando los números hacia la izquierda. La figura 4-1 muestra la repxesentacihn de registros en forma de diagrama de bloque. La manera mbs común de representar un registro es mediante una caja rectangular con el nombre del registro dentro, como en la figura 4l(a). tos bits individuaIes pueden distinguirse como en el ejlnp10 (b). La numeraci6n de bits en un registro de 16 bit, puede señalarse en la parte superior de la caja, como se muestra en el ejemplo (c). Un registro-de 16 bits se divide .en 2 partes en el ejemplo (d). Los blts dd O al 7 reciben el simboIo L (byte bajo) y los bib del 8 al 15 reciben el simbolo H (byte alto). El nombre del registro de 16 bits es PC. El simbolo PC (0-7)o PC (L)denomina el byte de orden menor y PC (ü-15) a PC (H) designa al byte de orden mayor. La transferencia de información de uii registra a otro se representa en forma simbólica mediante un operador de sustituci6n El enunciado Figura 4-1 Diagrama de bloque de un regish.
R1 a) Registra R
c) Numeración de bita
I
7 6 5 4 3 2 1 0
b) Aspxto de Ice bits Individuales
d) Dividido en dos partes
102
CAP~TULO CUATRO Transferencia de registro y microoperaciones
denota una transferencia del contenido del registro R1 al registro R2. Designa la sustituci6n del contenido de R2 por el contenido de R1. Por defini-
ddn, el emhido del registro fuente R1 no cambia después de la transfe rencia. Un enunciado que especifica una transferencia de registro implica que estiin disponibles circuitos de Ia salida del registro fuente a la entrada del registro destino y que el registro destino tiene capacidad de carga paralela. Normalmente, deseamos que la transferencia ocurra s610 bajo una condición de control predeterminada. Esto puede mostrarse mediante un enunciado si, entonces (if-fh) Si (P = 1) entonces (R2
Fmdh de control
+~
1 )
donde P es una &al de control que se genera en la seceibn de control. En ocasiones es conveniente separar las variables de control de la operaci6n de transfemcia de registros al especificar una función de cmfrol. Una funcibn de control es una variable holeana, que es igual a O o a 1. La funcián de control se incluye en e1 enunciado como sigue:
La condición de control se termina con un signo de dos puntos. Representa la necesidad de que la operaci6n de transferencia sea ejecutada s61i por el hardware si P = 1. Cada enunciado escrito en notacián de transferencia de registros implica una estnictura de hardware para realizar la transferencia. La figura 4-2 muestra el diagrama de bloque de la transferencia de R1 a R2. Las n salidas del registro R1 están conectadas a las n entradas del registro R2. La letra n se usar4 para indicar cualquier cantidad de bits para el registro. Se sustituirá por un n h e m real cuando se conozca eI tamaño del rrgistro. El registro R2 tiene una entrada de carga que activa la variable de control P. Se considera que la variable de control esta sincronizada con el mismo reloj que se aplica al regish. Como se muestra en el diagrama de ternporización, P se activa m la secci6n de control mediante el flanco ascendente de un p u b de reloj en el tiempo t. La siguiente transicidn positiva de1 reloj en el tiempo t + 1 encuentra activa la entrada de carga y las. entradas de datos de ID se cargan a su vez en el registro en paralelo. P puede regresar a O en el tiempo t + i; de otra manera, la transferencia ocurrird con cada transicidn de pulso de reloj mientras P permanece activa. Debe notarse que el reloj no se incluye como una variable en los enunciados de transferencia de registros. Se considera que todas las transferencias ocurren durante una transicibn de flanco de reloj. Aunque la condición de control P se activa hediatamente después del tiempo t, la
SBCCI~N
T r a n s f e d a de canal y de memoria
103
La tmmferencia ocurre aqiii-
b) Diagrama de temprización Figura 4-2 Transferencia de Rl a R2 cuando P = 1.
transferencia real no ocurre hasta que se activa el registro mediante la siguiente transición positiva del reloj en el tiempo t 1. LQS símbolos bAsicos de la notaci6n de transferencia de registros se listan en la tabla 41. Los registros es& representados por letras mayCisculas y los nCimems pueden estar despub de las letras. Se usan parhtesis para &alar una parte de un registro al "peciñcar el rango de los bits o al otorgar un nombre simbólica a una parte de un registro. La flecha significa una transferencia de informacibn y su direccibn. Se usa una coma para -arar dos o m& operaciones que se ejecutan al mismo tiempo. El enunciado
+
representa una operacibn que intercambia d contenido de dos registros durante un pulso de reloj común, siempre y cuando T = 1. Esta operación simultiínea siempre es posible con registros que tienen flip-flops activados con flancos.
4-3
Transferencia de canal v de memoria
Una computadora digital típica tiene muchos regiskm, y se deben proporcionar trayectorias para transferir infomacibn de un registro a otro. La cantidad de alambres ser4 excesiva si se usan líneas separadas entre cada
m# A R ~
TransfefPnda de registro y mkrooperacimes
- TABU
W s h para transferencias de registros
Descripción
Sfmbd~
tetras
4-1 S1-
-
- Representa iIn registro
Ejemplos MAR, R2
& iiumerales) Paréntesis ( ) flecha Cama, . 1
. '
bus común
-
' 1'
m
selecidtl de bus
R2(0-7), RZ(L) R2 + R1 R2 + R1, R1 + R2
registro y >todos los qtros que wnforman el sistema. Un esquema mAs eficiente paka transkerif la infopani6n entre los registros, en una configura"ci6h de registros rniiltip6; es un sistema de canal (bus)común. Una estFuctura de bus mnsb-de un conjunto de líneas comunes, una para cada bit de un . . reeistwi, mediante las cuales se transfiere hformaci6n binaria una a la vez. U ~ 'seilales S de c0%01 determinan cu4l registro selecciona el bus durante cada transferencia d e registro particular. Una manera de consmir un sistema de bus común es con muItiplexe res. Los rnultiplexo~e6seleccionan el q i s t r o fuente, cuya informaci6n biaria se col6ka d'espuks en el bus. 'Lá construcci6n de un sistema de bus para cuatro registros se muestra en la figura 43.Cada registro tiene cuatro bits, numerados del O al 3. El bus está formado de 4 multipIexores 4 X 1, en el qu@ cada uno tiene cuatro mtradas de datos, de1 O al 3, y dos entradas de detci8sr Si y Para no cohplicar el &@ama cm 16 líneas que se cruzan mtfe SI, utilizamos,etiquetas para mohhar 'las conexiones de las salidas de los registros a .la4 entradas -de los multiple~&.Por qernplo, la salida 1 del registro A está conectada a la entrada O del MUX 1 porque esta entrada se etiqueta Ai. 81 bits & la d s m a posición significativa m cada a las dtradas de datos de un rnulkiplemr para formar tina lhed eii. el Bils. Por lo tanto, el MUX O hace funcibrlar d multiplexor sobre 'los cuatro bits 17 de los'registms, el MUX 1 hace funcionar el multiplexor sobre 10s cuatro bits 1 de los registros y sucede igtial para tlos otros dos bits. Las dos b e a s de dmci6n SIy So estdn conectadas a las entradas de seldi6n de los cuavfo mrlltiplexo&. Las' aiatto lheas de seleccidn escogen lm'ntatro bits de bn registro y los -transfieren eri el bus comdn de cuatro heas. Caarido &So = 00,hs énfradas de datos O de los cuatro multiplexores se seleccionan y se aplian a las salidas que forman el bus. Esto hace que las líneas del bus reciban el contenido del registro A dado que las salidas de este regiptro 5th con~tadasa lps entradas, de $atas O, de los multipIexores. be i&$l danera se &cciona el registro B si SISO= 01 y asf sucesivamente La tabla 4-2 muestra el registro que decciona el bus para cada uno de los cuatro valores-binaribs po6ibTes de las heas 'de seletci6n. Eh genetal, 'un s i s t m de bus hará füncihnai el multipiexm sobre k ieghtros de n 6its cada uno, para producir un bus común de n líneas. La '
-'
.'
Representa parte de un registra Represenb transferencia de infmacibn Separa dos microoperaciones
s m b f i r 4-3
Transferencia de 4y de memoria
105
Buscom6n de cuatro
S1
-
t
-
so -
-
*
-
. *
-+
4x1
3
2
1
0
1-1
4X 1
;.;
D2
DZ Di Do
2
1
O .
C2
82
A2
cz
CI
co
ftt
ttt 3
= lbeas +
.
3
2
Figura 9-3
1
0
1
4X 1
+
4x1
LXi 1- ;
Di CI BI A I
4
CO BD AO
I
BZ BI Bo
A2
ttt
t t -t. ' 3 2 1 0
3
2
Sistema de bus para cuatro registra.
cantidad de multiplexom que se necesitan para construir el bus es igual a n, la cantidad de bits en cada registro. E1 tamafío de cada multiplexw debe ser k X 1 dado que hace funcionar d mdtiplexor sobre k iíneas de datos. Por ejemplo, un bus comdn para 8 registros de 16 bits cada uno, necesita 16 muitiplexoms, uno para cada hea en el bus. Cada mdtiplexor debe tener &o üneas de entrada de datos y tres heas de selwci6n para hacer funcionar el mdtipIaor sobre un bit significativo en los mho registros.
TABLA e 2 Tabla de furifi6n para $1 bus de la fiel 4-3 St
SO Registro seleccionado
A i Ao
1
0
1
h transferencia de infamación de un bus dentro de uno de muchos registros de destino se puede lograr al conectar las lineas de bus a las entradas de todos lo registros de dstino y activar el control de carga del registro de destino particular que- se ha selecQonado. El enunciado 6imb6lico para una transferencia de bus puede mencianar el bus o su presencia puede estar impiícih en el enundada. Cuando se incluye e1 bus en el enunciado, h transferencia de registros se representa de la siguiente manera:
El cohtenido del registro C se coloca en el bus, y el contenido del bus se carga en d e t r u RI, al activar su entrada de control de carga. Si sabe que el bus existe .qel sidterna puedg ser conveniente m o s m &lo la. gansfecencia directa.
A partir de este enunciado, el disefiador sabe cuales seildes de control deben activa- para producir la transferencia por el bus.
compuerfa de tres estados
a"
'mpedancin
acoplador
Canal de bus de tres estados Puede construirse un sistema de bus con compuertas de tres estados en lugar de mtiltiplexoreg. Una compuerta de tres estados es un circuito digftal que exhibe tres estados. Dos de los estados son sefiales equivalentes a los números 1 y O 16gicos, como en una compuerta convencional. El tercero es un estado de alta impednncia. El estado de alta impedancia acNa como un circuito abierto, lo que significa que la salida está dmnectada y no tiene importancia 16gica. Las compuertas de tres estados pueden realizar cualquier procedimiento ldgica convencional, como una AND o NAND. Sin embergoi b que se usa con mayor k u e n c i a en el disefio de un sistema de bus es la compuerta de acoplamiento. El,slmbala gdfics de una compuerta de acoplamiento de tres estados se muestra en la figura 44, Se distingue de una de acoplamiento normal porque tiene . w a entrada namd y una entrada de conbL, La entrada de control determina el estado de la salida. Cuando la entrada de control es igual a 1, se habita la salida y la compuerta actúa como cualquier acoplador convencionaL donde la salida es igual a la entrada normal. Cuando la entrada de control es O, la salida se deshabilita y la compuerta va a un Figura 4 4 S ú n b o l ~gráfiw para un amplador de tres estados. Entrada normalA
Enhada de control C
Salida Y = A si C = 1 Alta impedancia si C = O
SECCaSN 4-3 Transferencia de canal y de memoria
107
estado de a l h impdanda, sin codderai el valor de la entrada nomial. El estado
sistema de
bus
de alta imipdatxia de una compueFta de t w estados pmparciona una caractedstica especial de-.la que no disponh otras compueiitas. Debido a ella, se pueden conectar, medite alambm, una mayor cantidad de salidas de compuerta de tres estados, sin peligrosos efectos de carga. ta mnstmcci6n de un sistema de bus con acopladores de tres estados se muestra en la figura 4-5. Las salidas de cuatro acopladores se conectan juntas para fonnar una h a &e bus h k a . (Esté tipo de conexión no puede realizarse con compuertas que no tienen salidas de tres estados,) Las entradas de control a los acopladores deteminan cu&lde las cuatro entradas normales se cainunicard con la Unea del bus. En cualquier momento dado no puede estar activo más de un acciplador. Los acopladores conectados deben controlarse para que sólo un acoplador de tres estados tenga acceso a la linea del bus, mientras loe demág se mantienen en estado de alta impedancia. Una manera de asegurar que no está activa más de una entrada de control en cualquier mommto dado, es mediante el uso de un decdificador corno se muestra en el diagrama. Cuando la entrada habilitada del decodificador B O, todas sus cuatro salidas son O, y la línea del bus se halia en estado de alta impedancia, porque los cuatro acopladores están inhabili&dos. Cuando la línea habilitada está activa, uno de los acopladores de tres estados estar4 activo; dependiendo del valor binario en las entradas de selecci6n de1 decodificador. Una cuidadosa iiivestigacibn revelar6 que la figura 4 5 es otra manera de construir un multiplexor 4 x 1, porque el circuito puede sustituir el multiplexor en la figura 4-3. Para construir un bu9 comGn para cuatro registros de n bits cada uno, utiiizando acopladores de tres estados, 8necedtams n circuitos con cuatro Lfnea de bus con acoplado? de tres estados.
Figuta 4-5
Ltnea de bis para al bit O A0
Bo
4
6
Do
-'{WjIltar
-
4w i í i q, mdor 2x4
-
S
1 2
3
.
108
C M ~ I L O CUATRO Transferencia de
registro y miuooperaciones
acopladores en cada uno, como se muestra en la figura 4-5. Cada p p de cuatro acopladores recibe un bit si'@cativo de los cuatro registros, cada salida común produce una de las h a s para el bus comtín para un total de n líneas. Sólo se necesita un decodificadm para s e k i o n a r entre los cuatro ~gistros.
Transferencia de memoria La operaci6n de una unidad de memoria se dexribió en la seccibn 2-7. La
leer memoria
d b i r monta
transferencia de.informaci6nde una palabra de memoria al ambiente extemo se llama operación de l e t w a . h transferencia de nueva UifomaciCin para abcenarse m la memoria se h a operaci6n de mritura. Una palabra de memoria se "pmentard con la letra M. La palabra de memoria particular, entre las muchas disponibles, se selecciona mediante la dirección de memoria durante Ia transferencia. Es necesario especificar la direccidn de M cuando se escriben operaciones de transferencia de memoria. Esto se realizar4 encerrando la direccibn en paréntesis cuadrados despugs de la letra M. Considemos una unidad de memoria que recibe la direccibn de un registro, llamado re@m de direccionamiento y simbohdo por AR. Los datas se transilererr a otro registro, llarnado registro de datos, simbolizado por DR.La operación de lectma puede declararse como sigue:
Esto provoca una transferencia de informacibn dentro de DR, desde la palabra de memoria M seleccionada m e d i t e la direccibn en AR. La operaci6n de escritura transfiere el contenido de un registro de datw a una palabra de memoria M,seleccionada por la direcci61~ Ahora conside que los datos de enbada esiár~en el registro R1 y que la dkmihn está en AR. La operaci6n de escritura puede derlararse en forma simMlica como eigue:
Esto provtiea una transferencia de informaci6n de R1, dentro de la palabra de memoria M seleccionada por la dirección en AR.
4-4
Microoperaciones aritméticas
Una microoperacibn es una operacidn elemental efectuada con 10s datos almacenados en los registros. Las microoperaciones que se encuentran con mayor frecuencia en las computadoras didtales se clasifican en cuatro c a t e gorías:
1. Micrmperaciones de transferencia de registros que transfieren Mor-' maci6n binaria de un Wtro a otro. 2. Microoperaciones aritméticas que ejhtan operaciones aritmCticas 1 sobre datos num&ricosalmacenados en los registros. 3. Micmperaciones 16gicas que ejecutan operaciones de manipulacibn de bits sobre,datos no numéricos ahnacenados en registros. 4 Microoperaciones de corrimiento que ejecutan operaciones de corrimiento sobre los datos almacenados en los registros. La mimooperación de transferencia de registros se analizó en la sección 4-2. Este tipo de m i c ~ a c i 6 n no cambia el contenido de la infomci6n cuando la infomiacibn b h r i a pasa del registro fuente al registro destino. Los otros tres tipos de micmoperaciones cambian el contenido de la informaci6n durante la transferencia. En esta seccidn presentamos un conjunto de microoperadiones aritmkticas. En las dos siguientes secciones presentamos las microoperaciones l6gicas y de corrimiento. Las micmoperaciones aritméticas bdsicas son suma, resta, incremento, decremento y corrimiento. Los corrimientos arith+ticos se explican m69 tarde junto con la&rnicmperaciones de corrimiento. La microoperaci6n aritmética definida por el enunciada
especifica una microoperaci6n de suma. Dedara que el contenido del. registro Rl se suma al contenido del registro R2 y que la suma se transfiere al registro R3. Para implantar este- enunciado con hardware n-itamos tres registros y el componente diital que ejecuta la operacibn de suma. Las otras miraciones aritmdticas bAsicas se listan en la tabla 43. La resta se lleva a cabo con mayor frecuencia, mediante la compIementaci6n y la suma. En lugar de usar el operador menos, podemos especificar la resta mediante el siguiente enunciado:
R2 es el simbolo para el compIemento a 1 de R2. Sumar 1 al complemento a 1, produce e1 complemento a 2. Sumar el contenido de R1 al complemento a 2 de R2) es equivalente a R1 - KL Las microoperaciones de incremento y decremento se representan m e diante las operaciones más-uno y menos-uno, respectivamente. Estas microoperaciones se implantan con un circuito combinacional o con un contador binario descendente. Las operaciones aritm&tkasde multiplicar y dividir, no se Estan en la tabla 43. Estas dos son operaciones aritm4ticas vhlidas, pero no se incluyen en el conjunto básico de rnicmperaciones. El único lugar donde estas operaciones pueden considerarse como hicrooperaciones ea en un sistema
Descripcibn
El antMdo de £21m t s R2 transferido a R3 El contenido de R l menm R2 transferido a 83. Camplemm€ard contenido de R2 (complemento a 1) Complementar n 9.d emic?nidode R2 (negar) RI más el complemento a 2 de R2 (resta) Imcmentar el eonienido de R1 en uno Dcmmaniar d contenido.de Rl en uno
' ..
figital, donde se ejsutan pediante un circuito ~mbinatorio.En tal caso, las *=,que realizan estas operaciones se propagan por las compuertas y el resultado de h operacibn se transferir a un registro destino mediante un pulso de reloj, tan pronto. camo k semíal de salida se propaga por el circuito combinatsrio. En :la, mayoría de Ias computadoras, la operaci6n de multipliea$ín se efectqa con una secumcia de microoperaciones de suma y de conimiento. La dichibn se ejeqta .con secuencia de miemperaciones de resta y de corrin+nto. Para ~pec2icarel hardware en un caso así, se necesita una lista de enunciados que utilicen las microoperaciones bdsicas de suma, reiita y corrimiento (vCase el capfhilo 10).
Sumador b-o
m a d o r binrrario
. suniador chplefo ,
-
Para efectuar 'la micróoperaci&n de suma con hardware, necesitamos los regisbrw que contengqn loi datos y el componente diqital que efectúe la si-&a ari'h&ticA. El c+Uito Gital que forma la suma aritmbtica de dos bits y un acarreo' previo se 11sumador completo (vbase la figura 1-17). El Cireuito digital que genera la suma aribnetica de d& niimeros binarios de cualquier longitud w h a sumador binario. B sumador binario se construye con circuitos sumadoy completos conectados en cascada, con el acarreo de salida de un gumador compIeto conectado aI acarreo de entrada del sipiente sumador completo. La figura 4-6 muestra la interconexi6n de cuatro sumadores compl&os o FA por sus siglas én inglés para proporcionar uri sumador binario de cuatro bits. L a s bits sumandos de A y los bits sumandas de B se íden&can mediante niimeros suscritos de derecha a izquierda, co'n gl O suscrito denotanao el bit de menor orden. Los acarreos &tán mríectados en una cadena que fecorre los sumadores completos. El acarreo de entrada al sumador biharb es Cpy el acarreo de salida es Ca.Las salidas S de los sumadores completos, los bits de suma requeridw. " Un suma* biqasio de n bib necesita n sumadores completos. E31 acarreo de salida d@e -da sumador ,wmple.toestá conectado al acarreo de entrada del siguknte sumadur completo de nivel superior. Los n bits de
S2 SI Figan 4 4 Sumador biiario de 4 bits.
(po~ejemp10 Rl), y los n bib de datos para las B entradas provienen de b€roregistro (por ejemplo R2). ia suma pude transferirse a un tercer Wistro o a alguno de los registros fuente (R1 o R2), sustituyendo su coiiknido previo. datos para hs entradas A provienen (de,un registro
Sumador sustractor binario La resta de números bhanos +puederealizarse en forma m6s conveniente por
swmadw -tMctor
medio de mmp1ementos, s e g h se anaiiib en la swri6n 3-2.Recuerde que la resta A - B puede realizarse al tdmar el complemento a 2 de B y sumarlo a A. El complemento a 2 puede obtenerse al tomar el ct>mptementoa 1 9 agregar 1 al par de bits menos significativo. E1 complemento a 1 se puede obtener con invemres y se puede agregar 1 a la suma mediante el acarreo de entrada. Las operaciones de suma y resta se pueden combinar en un circuito corrifin al incluir una compuerta OR exclusiva con cada sumador completo. Un circuito amador sustractor de 4 bits se mueitra en la figura 47. La entrada de modo controla la operación. Cuando M = O e1 circuito es un Figura 4-7
Bt
A3
Bz
Sumador surttractor de 4 bite. A2
81
AI
CAP-
C U A M Transferencia de registro y mimoperaciones
sumador y cuando M = 1 el circuito se convierte en un sustractor. Cada compuerta OR exclusiva recibe una entrada M y una de las entradas de B. Cuari'do M = O, tenemos B @ = B. Las sumadores completos r e c M el valor de B, el acarreo de entrada es O y el circuito ejecuta A mAs B. Cuando M = 1, tenemos B @ 1 = B' y C, = 1. Todas las entradas B se complementan y se suma un 1 mediante el acarreo de entrada. El circuito ejecuta la operación A m8s el complemento a 2 de 0. Para ndmeros sin signo esto da A - B si A r B o el complemento a 2 (B - A) si A < B. Para números con signo el resultado es A - E, siempre y cuando no exista sobreflujo.
Incrementador binario
La micmoperaci6n para incrementar ~ u un m 1 a un número en un registro. Por ejemplo, si un registro de 4 bits tiene un valor binario 0110, pasara a O111 después de incrementarse. Esta microoperaci6n se efechía con facilidad con un contador buiario (véase la figura 2-10). Cada vez que la habilitacibn de cuenta está activa, la transición del pulso de reloj incrementa el contenido del registro en uno. Puede haber ccasiones en que la micrmperacidn de 7 r -
m
inerementadm
incremento deba realizarse con un circuito combinatorio independiente de
un registro en particular. Esto puede Iograrse mediante semisumadores (vhse la figura 1-16)conectados en cascada. En la figura 4-8 se muestra el diagrama de un incrementador de circuito combinacionaI de 4 bits. Una de las entradas al semisumador, HA por sus siglas en inglh, menos significativo, está conectada al I 16gico y la otra entrada esta conectada al bit menos significativo del número que se va a incrementar. El acarreo de salida de un semisumador estb conectado a una de las entradas del semisumador del siguiente orden más alto. El circuito recibe los cuatro bits de A. a A, les agrega 1 y genera la salida iricrementada en So a S3 El acarreo de salida C4 será s610 1 después de incrementar el n h e r o binario 1111. bio también hace que !as salidas de So a S3 vayan a O. Figu-ra4-8 Imrernentador binario de 8 bits. A2
Al
El circuito del diagrama 4 8 puede ampliarse a un incrernentador binario de n bits, al extender el diagrama para que incluya n sernisumadores. El bit ,menos signifkativo debe tener una entrada conectada a1 1 16gicu. Las otras entradas reciben el número que se va a incrementar por acarreo de la etapa anterior.
Circuito aritmético circuito adtmdtico
acarreo de entrada
Las microop;eracionesaritmkticas listadas en la tabla 4 3 pueden implantarse en un circuito aritmbtico compuesto. El componente bAsico de un circuito aritmético es el sumador paralelo. Al controlar las entradas de datos al sumador, es posible obtener diferentes tipos de operaciones aritmgticas. El diagrama de un circuito aritmético de 4 bits se muestra en la figura 4-9.Tiene cuatro circuitos sumadores completos que constituyen el sumador de 4 bits y cuatro multipIexores para elegir diferentes operaciones. Existen dos entradas de cuatro bits A y B y una salida de cuatro bits D.Las cuatro entradas de A van directamente a las entradas X del sumador binario. Cada una de las cuatro entradas de B está conectada a las entradas de datos de los multiplexores. Las entradas de datos de los multiplexores tambign reciben el complemento de B . Las otras dos qntradas de datos estAn conectadas al O 16gico y al 1 Iógico. El O 16gico es un valor de voltaje fijo (O volts para circuitos integrados, TI'L) y la señal del 1 16gicw puede generarse a través de un inversor cuya entrada sea 0. Los cuatro muItiplexores se controlan mediante dos entradas de selecci6n SIy So, El acarreo de entrada Cm va al acarreo de entrada del FA en la posición menos significativa. Los otros acarreos se conectan de una etapa a la siguiente. La salida del sumador binario se calcula en la siguiente suma a r i h &
tia
TABLA 4 4 Tabla ,detunción de circuito arihdiico
Entrada
Y
Salida . D=A+Y+C, -
Siimar Sumar con acarreo k t a r con pr&tnmo Restar Transferir A Incremcntnr A Dcxrcmentar A Transfmir A
S14
M P f i U D CUATRO
Tmnsfemda de registro y microoperaciones
Figura #
Circuitoaritmgtim de 4 bib.
suma
resta
immentar
deerementar
%
donde A es el número binario de 4 bits en las entradas X y Y es el número binario de 4 bits en ks entradas Y del sumador binario. Cm es el acarreo de entrada, el cual puede ser igual a O O 1. Nótese que el símbolo + en la ecuaci6n anterior -menta un más gritmktico. Al controlar el valor de Y . con las dos entradas de selecci6rt SIy So y hacer a ,C i y a l a O o 1, es posible generar las oeho mlcrooperaciones arihéticas que se lrstan en la tabla 4-4. Cuando SISO= 00,el valor de B se aplica a las entradas Y del sumador. Si Cm= O, Ia d i d a D = A + B. $i Cm = 1, la salida D = A + B + 1. Ambm casos ejecutan la microoperacibn de suma con o sin el acarreo de entrada. &ando Si$ = 01,d ciompl-to B x aplica a ias mtra¿as Y del sumador. Si Cm = 1, entonces D = A + B + 1. &to prduce A + el complemento a 2 de B, lo c g l es equivalente a una resta de A - B. Cuando Cm = O, entonces D = A 4- B. Esto ea +valente a una rwta con petarno, ecto es, A - B - 1. Cuando SISO= 10, las entradas de B ya no se toman en cuenta, y en . su.lugar todos los grupos de O se hseqtan en las entradas Y. La salida se ~0nvi~enD=A+O+C,ktodaD=Acuand0C,=OyD=A+1 cuando C, = 1, En el primer caso tenemas una transferencia directa de la entrada A a la salida D.En el segundo caso el valor de A, se incmnenta en 1. Cuando SISO= 11, todos los grupos de 1 e insertan en las entradas Y del sunaador para produe la operaci6n de decremento D = A - 1 cuando Cm = O. Esto es porque un numero con s61o digitas 1 es igual al complemento a 2 de 1 (el complemento a 2 del biiiario E001 es 1111). Sumar un niimiero A al complemento a 2 de 1 produce F = A -t. complemento a 2 de 1 = A - 1. Cuando Cm = 1, entonces D = A - 1 +' 1 = A, lo mal p d u c e una transfemck directa de la entrada A a la salida D. Nbtese que la microopración D = A se genera dos veces, porque d o hay siete rnicrooperacioñes disthbs en el circuito aritmético.
Las micmpe'aciones 16gidaa especifican operaciones binarias para arreglos
de bits almacenados m registms. Estas operaciones consideran cada bit de r e g i s b en forma separada y las tratan corno vaddbles binarias. Por ejemplo, la micrmpraci6n OR-exclusiva con el contenido de d a registros R1 y R2 se representa mediante el enunciado pk: R l + R1 R2
& & "-
' Espedfica que 8e va a ejecutar una microoperacibn lógica en los bits individuales de los registros, siempre que la variable de control P = l. Como un ejemplo numérico considere que cada registro tiene 4 bits. Sea el con& nido de R1 1010 y el contenido de R2 11W.La micmperación OR-exclusiva mencionada antes representa la operacidn 16gica:
6
CAFfIULO CUATRO Transferencia de registro y microoperaciones
1010
1100 O110
Contenido de R1 Contenido de R2 Contenido de R1 después de P = 1
Ei contenido de R1, despuds de la ejecución de la microoperaci6n, es igual a la operacidn OR-exclusiva bit a bit sobre pares de bits en R2 y valores
sfmbolos especiales
-
previos de R1. Las micrmperacion~I6gicas se usan rara vez en chputos cienWieos, pero son muy iitiles para manipulacibn de bits de datos binanos y para tbmar decisiones 16gicas. Se adoptarán simbolos especiales para las micrqeraciones 16gicas.OR, AND y complementar, para diferenciarlas de l a símbolos correspondientes que se utilizan para expresar funciones bmleanas. Se usará el símbolo v para denotar una rnicrooperaci6n OR y el shbolo A para denotar una micrmperaci-6n AND. La miaooperacf6n complementar es ki misma que el complemento a 1 y utiliza una barra en la parte superior del slmbolo que defibta el nombre del registro. Al usar símbolos diferentes, será posible diferenciar una operaci6n lógica y una funri6n de control (o booleana). Otra tazón para adoptar dos conjuntos de símbolos es la posibilidad de distinguir el slmbolo + , cuando se usa para r e p m t a r un mAs aritmbtico, de una y a c i 6 n OR l&gka.Aunque el símbolo 4- tiene dos si@hdoB, pibk disth@los al identifirar dbnde murre el sfmbo10. Cuando a p a m a en una mhmpaci6n signifiará un d e a r i t d i c o . Cuando duma en una funcih de control (o booleana)i denoM una operaci6n OR Nunca la usaremos paca repmtar una miampmaci6n OR Por ejemplo, en el enunciado el sínitalo + entre P y Q es una operaci6n OR entre dos variables binarias de una funcibn de control. El símbolo entre R2 y R 3 especifica una microoperación de suma. La miaoopexación OR estd representada por ei
+
simbolo V entre los regigtrcrs RS y R6.
Lista de daooperaciones 16gcas Existen 16 operaciones 16gkas diferentes que pueden ejecutarse con dos variables bharhs. Pueden dekrminatise de addas las tablas de verdad p i TABLA 4-5 Tablas de v d a d para las 16 funciones de dos variables
bles que se obtienen c m dos variables binarias según se muestra en ia tabla 4-5.En esta tabla, cada una de las 16 columnas que van de la F, a la F15 representa una tabla de verdad de una función booleana posible para las dos variables x y y. N6tese que las funciones están determinadas a partir de las 16 combinaciones binarias que pueden asignarse a F. ias 16 funciones booIeanas de dos variables x y y w expresan en forma abebraica en la primera columna de la tabla 4-6. Las 16 microoperaciones 16gicas se derivan de estas funciones al sustituir la variable x por el contenido binario del registro A y la variable y por el contenido binario del registro B. Es importante comprender que las Funciones bmleanas listadas en la primera columna de la tabla 4-6 representan una reiaci6n entre dos variables binarias x y y. ias microoperaciones ldgicas listadas en la segunda columna representan una relaci6n entre el contenido binario de dos registros A y B. Cada bit del +tro se trata como una variable b i r i a y la microoperacidn se ejecuta en Ia serie de bits almacenados en el registro.
implantacidn de hardware La implantacibn de microoperaciones 16gicas por medio de hardware requiere que se inserten compuertas lbgicas para cada bit o par de bits en el registro para ejecutar las funciones 16gicas requeridas. Aunque existen 16 microoperaciones lhgicas, la mayoria de ,ias computadoras utiiizan 6610 cuatro, AND, OR,XOR (OR-exclusiva) y complementar, de las cuafes se pueden derivar d a s las dern6s. TABLA 4-6 IX~CMI? mkwperaciones 16gicas
Funci6n boolmna
FO = O Fa = xu K =XY'
Microopación
Fe0
Limpiar
F+AAB
AND
F+AAB F+A
Fa = x
Nombre
'
TrñnsfmirA
F, = X ' Y
F+XAB
&=Y Fb=x$y F,=x+y
FtB
Transferir B
F+A@B F+AvB
OR exclusiva
F +AFtB
NOR exclusiva
F ~ A F-XVB
Complementar A
F 4 - m
N-
Fttodos
Establk t d o s a dígitos 1
F& = (X
+ y)'
FS = {x @y)' Fa =y' F*r x + Y' FU = x' E
F U = X ' + ~
Fu = (XY )' F,, = 1
OR
F+A NOR F ~ A V F
dlgitos 1
Complementar B
Tm
C U A ~ Tm&mda
de registra y mimperaciom
S1
- Ei
O m
So
Salida
Operaclbn
O
&=AA3
AND
T
O
1
E=AvB
OR
1
O
E=A@B
XOR
1
1
E=A
Complemento
b) Tabla de función a) Diagrama lbgiro
Figura M V
cimi'ta I¿@o
Una etapa
un dmiito,l6gico,
La figura 4-10 muestra una etapa de un circuito que genera las cuatro microoperaciones 16gicas básica8 Está fofrriado de cuatro compuertas y un multiplemr. Cada una de las mafm operaciones lógicas se genera por una compuerta que ejecuta la 'lbgica q d e r l d a . Las salidas de las compuertas se aplican a las entradas de datos del multiplexor. Las dos entradas de seleccibn SI y So seleccionan una de las entradas de datos del multiplexor y dirigen su valor a la salida. El diagrama muestra una etapa típica con subindices i. -Para un circuito lógico con pt bits, el diagrama debe repetirse n veces donde i =: 0,1,2 ...,n - 1. tas variables de selecci6n se aplican a todas las etapas. La tabk de funcibn en Ia figura 41O(b) lista 4s rnicrmperaciones lógicas que se obtienen para cada mmbinaci6n de las variables de aeIeccidn,
Algunas aplicaciones
inicio selectivo
Las micmperaciones 16gkas son muy útiles para manipular bits individuales con una parte de una palabra almacenada en un registro, Pueden usarse para cambiar valores de bit, borrar un grupo de bits, o insertar nuevos valores de bits en un'registro. Los siguientes ejemplos muestran c6mo se manipulan los bits de un registro {representado por A) mediante rnimoop raciones 16gicas como una funcibn de los bits de otro registro (representados por B). En una aplicacibn tipica, el registro en A es un registro de un pmwdor y los bits del registro B constituyen un operando lógico extraído de la memoria y colocado en el registro B. La operaci6n & inicio selecb'w lleva a 1 lm bits del registro A donde hay uno^' mr&pdiaiks en d mgistm B. Esto no afecia a las pasidone. de bit que tienen O en B. El siguiente qemplo numérico hace m6s clara esta opacibn:
1010
1100 1110
A antes B (operando lbgieo) Adqués
Lns dos bits de B del extremo izquierdo wn unos, por lo tanto los bits correspondientes de A se llevan a 1. Uno de estos dos bits ya estaba en 1 y el otro se cambi6 de O a 1. b s dos bits de A con sus ceros correspondientes en B permanexn sin alteraciones. El ejemplo anterior siwe como una tabla de verdad porque tiene las cuatro combinacion~sposibles de dos variables bmarias. A pariir de la tabla de v e e d notarnos que los biis de A después de la operacih se obtienen de la operacibn OR 16gica de los bits en B y de los valores anteriores en A. Por lo tanto, lía microoperacibn OR puede para lievar a 1 o iniciar los biis de un registro de manera selectiva. La operación de wmplemenlo selebtivo afmta a los biks en A donde están los unos mrsespondientes en B. No afecta las posiciones de bits que tienen ' O en B. Por ejemplo:
-
compiemento selectivo
E
A antes B (operando.lógico)
O110
A despds
1010
limpieza selectiva
Asimismo, .los dos bits del extremo de B son unos, con lo cual se complementan los bits correspondientes de A. Este ejemplo puede servir también corno tabla de verdad de la mal se puede deducir que la operación de complemento selectivo es simplemente una micruoperacibn exclusiva-OR En consecuencia, la micmperacibn exclusiva-OR se puede utilizar para complementar selectivamente los bits de un registrador. IA operacihn l i m p i a selecfiw (selectiw-cfeur) despeja a O los bits en A 6610 donde bya unos correspondientes en B. Por ejemplo:
1010 0010
A antes S (operando ldgico) A después
Nuwamente, los dos bits de la extrema izquierda de 3 son unos, por lo que los bits correspondientes de A se borran hácia 0. Uno puede deducir que la operación booleana ejecutada en los bits individuales es AB'. La r n i c m p raci6n 16giea correspondiente es
La operari6n mtrnas~~arar es ssimüar a la aperacidn de limpieza selectiva, excepto que h s bits de A se borran sólo hay O correspondientes en
120
CAP~IULO CUATRO
T m f e m i a de registro y microoperaciones
B. La operación enmascarar es una microoperaci6n AND, como se aprecia en el siguiente ejemplo num4rko:
1010 1100 1000
A antes B (aperando lógim) A despu& de enmascarar
Los dos bits de A del extremo derecho se barran después de que los bits correcpondienks de B son 0. Los dos bits de la extrema izquierda pemaneeeh halteradas porque los bits conkspondienfes de B son unos, La operación enmascarar es rn&'&nveniente para usa- que la operacibn de limpieza selectiva porqiie la mayoria de las computadoras proporcionan una instrueci6n AND, y pbcas proporcionan una instrucci6n que ejecute la miaooperacl6n para limpieza selectiva. La operacidn insertar introduce un nuevo valor en un grupo de bits. Esto se realiza al enmascarar primero los bits y desputs aplica una h t k c ción OR sobre ellos con el valor requerido. Por ejemplo, supongamos que un registro A contiene mho bits, O110 1010. Para sustituir los cuatro bits del extremo izquierdo por el valor 1001 primero enmascaramos los cuatro bits que no deseamos: O110 1010 0000 1111 0000 1010
A antes B (enmascarar) A después de enmascarar
y despuCs se inserta el nuevo valor: 0000 1010
1001 OOaO 1001 10lO.
A antes S (insertar) A despuds de la insercibn
La operacihn enmascarar es una microoperacidn AND y la operaci6n insertar es una micrwperaci6n OR La operaci611 limpiar compara las palabras en A y B y produce un resultado de sólo dlgitos O si los dos números s m iguales. La operaci6n se realiza rnyante una microoperacidn OR exclusiva según se muestra en el siguiente ejemplo:
Cwnda A y B son @S, 1- dos bits corrqmndienb son ambos O o a m b 1. & cudyk caso la operación QR exclusiva p d u c e un O. Despub se verifica el mdhdo de todo$ O para detennhar si los dos n5meros eran iguales.
4-6
comrrimientoldglco
Microoperacibnes de corrimiento
ia~ microoperaciones de corrimiento se usan para la transferencia serial de datos. También se utilizan junto con operaciones aritmgticas, 16gicas y de procesamiento de datos. El contenido de un registro puede correrse a la izquierda o a la derecha. Al mismo tiempo que se recorren los bits, el primer flip-flop recibe su informaci6n binaria &e la entrada serial. Durante una operación de corrimiento a fa izquierda la entrada serial recorre un bit a la posici6n de la extrema derecha. Durante una operacidn de corrimiento a la d e r h la entrada serial transfiere un bit a 'la posid611de Ia extrema izquierda. la infomci6n transferida mediante la entrada serial determina el tipo de corrimiento. Existen tres tipos de &entos: 16gic0, circular y arihdtim. Un corrimiento 16gico es aquel que transfiere un O por la entrada serial. Adoptaremos los símbolos por sus sigIas en inglks, shl y shr para las microoperaciones de corrimiento 16gico a la izquierda y corrimiento lógico a la derecha. Par qjemplo: Rf t s h l R1 RZ+shr R2
codmiento
citrular
son dos operaciones que especifican un corrimiento de un bit a la izquierda del contenido del registro Rl y un corrimiento de un bit a ia derecha del contenido del registro R2. El símbolo de registro debe ser igual en ambos lados de la flecha. El bit transferido a la posición extrema por la entrada serial se considera que es O durante un corrimiento 16gico. El corrimiento circular (tambih conocido como operaci6n de rotacidn) hace circular los bits del registro por los dos extremos sin pérdida de infonnacidn. Esto se consigue al conectar la salida serial del registro de corrimiento a su entrada mial. U t d h m o s los símhlce di y cir para el corrimiento circular a la izquierda y para el corrimiento circular a la deredia, respectivamente. La notaci6n simbólica para las mimperaciones de corrimiento se muestra en la tabla 4-7. TABLA 4-7 Miaooperaciones de desplazamiento
Rcprclsentt.aci6nsimb6lica
RtshlR R tshr R R tcil R R +cir R R tashl R R +ashr R
Descripcibn
Corrimiento a la izquierda del registro R Corrimiento a ia derecha del registro R Conimiento circular a la izquierda del registro R Comimiento cimilar a la derecha del registro R Corrimiento aritmktico a la izquierda de R Corrimiento aritmUico a la derecha de R
ci#hJW W T R O
codmiento
aritmético
.
T r a n s f e d a de registro y m i c r o o p e r a ~
Un co~rqirnientam$tdtico p u q micrqqxracibn que recorre un n h e ro binarh con signo a la d e h a o a la izquierda. Un corrimiento aritmético a la izquierda multiplica uri ndmero binario con signo por 2 Un corrimiento arihdtico a la derecha divide el número entre 2. Las corrimientos aritm&ticos deben dejar el bit del s i p sin modifmciones porque el signo del número sigue siendo el & 6 m cuando se multiplica o divide por 2. El bit de la extrema izquierda en al Wtto contime 4 bit de signo y los bits retantes contienen el número. E31 bit de signo es O para Iws números positivos y 1 para los negativos.,b s ni'imens ne~ativosestirt en su forma de complemento a 2. i~ @m 4-11 muestra un registro tlpiw de n bik Ei bit R,,-I de la p k % n exmntiene el bit de signo. R,, es el bit maS si@ afivo del n h m y 4 ea el bit menos sip%eakiva. Ei corrimiento aritmético a fa derecha no m&ca d signo y recorre el n h m {incluyendo el bit de signo) a la derecha. Por b tante Ri-2queda igual, &, &be el bit de R,,-,y así suceivarmente para las otms bits en e1 re@m Ei bit en & se pierde. El corrimiento arihnktico a la iquierda inserta un O en Ro y recorre todos los otros bits a la izquierda. El bit inicial & -l se pierde y se sustituye con el bit de R, , E1 signo se invierte si el bit en R, - cambia su valor después del c~rrimiento.Esto sucede si la multiplicaci6n por 2 provoca un sobreflujo. Ocurre un sobreflujo después de un corrimiento aritmktico a la izquierda si, al %do, antes del corrimiento, R, -1 no es igual a R, -2 Puede usasse un ftipfiop V, de sobreflujo para detectar un sobreflujo en un corrimiento a la izquierda arihética,
~~
,,
,
Si V, = O, no hay sobreflyjo, pero si V, = 1, hay un sobrefiujo y una inversibn de signo despuh del corrimiento. V, debe transferirse dentro del flip-fi~pde sobreflujo con e! mismo pulso de reloj que ejecuta el corrimiento del registro.
Implantaci6n del hardware Una opci6n posible para una unidad de corrimiento serla un registro de corrimienb direceional con %a p ~ a l e l a(véase la figura 2-91, L i informaci6n puede t r a n s f e b al registra .enparalelo y después ejecutar el cotrimiento a la derecha o la izquierda. En a t e tipo de configuracihn se necesita un pulso de reloj para cargar los datos dentro del registro, y otro para iniciar Figura 4-11 kplazamiwito aritm6ticoa la derecha.
I
R
~
1-
R "~ -2
Bit de signo
1
R1
Ro
-
cimrito de
corrimimto
el corrimiento. En una unidad procesadora con muchos registros es más eficiente impl@ar la operaqihn.de cmimiento un circuito combinacionaL De &a mnera el c o n w d o de un mgbtm el que tiene que ejecutar el mmmiento se colma primepa en un bw común cuya>salida esti5 conectada al circuito & corrimiento ~ombinatoqioy después el número can el corrimiento se carga otra vez en sl. mgifitro. Esto necesita &lo un pulso de reloj para cargar el valor con corrimiento dentro de un registro. Puede construirse un circuito combinatorio para corrimiento con multip1mxa e n ,sic muestra:enk figura. 4-U, El circufto de 4 bits tiene cuakro , entradas de datos, de A. a As y cuatro saiidas de datos, de H,,a H3. Hay dos entradas serides, unatrpara el corrimiento a la izquierda (iL ) y la otra para elLcrgmhimtoa la , d m h a '@d. Cuando la en*ada de selemi611es S = O, las datas de enbada se desplazan a la demha (abajo en el diagrama).
Figa K& 4 4 2 Cirtuito mmbinacional.para corrimiento de 4 bits.
-
Entiada secial (IR)
Sei~lunat O pra el mrrimfmto la derecha 1 para el corrimiento a ia izqiiierda (arriba)
.
S MLX
N
Q:
MUX
-ffs
1
..
O I
I
O
A0
3
-4
A1
1
A2--A3
-
Tabla de funci6n
. -1
--
S O MIJx
kr-
i ' -
\
O
Entrada / serial (lb)
-H2
S
m
Salida
Seleccionar I I
!
..
H3
S
Ho
Hi
Hz
H3
0
IR
Ao
AI
A2
1
Al
A2
A3
IL
124
C U A ~ Transferencia
de registro y mi-peraciori~
Cuando S = 1, los datos de entrada se desplazan a la izquierda (arriba en el d3agrama). La tabla de h c i 6 n en la figura 4-12 muestra cuAl entrada va a cada salida despugs del corrimiento. Un circuito por corrimiento con n entradas de datos .y salidas necesita n rnulfiplexores. Las dos entradas seriales pukden controlase mediante otro multiplexor para proporcionar los tres tipm de desplazamiwto posibles.
4-7
Unidad de córrlmiento lógico aritmético
En lugar de tener registros individuales ejecutando Ias microaperaciones en forma directa, los sis,tem computacionales emplean cierta cantidad de = gisiros de almacenamiento conectados a todas las unidades operacionales comunes, la cual se denomina unidad arihn4tica-l6gica, y se abrevia ALU F:igura 4-U Una etapa de la unidad de corrimiento aritrdtica-16gica. S3
I
shl
1
SECCI~N4 7 Unidad de corrimiento 16gieo a r i h d t b
125
(arifhrnefic logie unit). Para ejecutar una micmoperaci6n, el contenido de 10s qistm especificados se colma en ]mhs enbdas de la ALU m ú hLa ALU ejecuta una operaci6n y el resulbdo se transfiere d .registro destino. La ALU es un circuito combinabrio, por lb que toda Ia operación de transferencia de regisdesde los fuente por la ALU y hasta dentro del registro destino, puede ejecutarse durante un .período de un pulso de reloJ. Las mi,crqmaciones de c o ~ m t con o frecuencia se ejmtan en una unidad separada, pera en ocasiones h unidad de corriwenta forma parte de Ia ALU general. tos circuitos aritméticos, 16gicos y de corrimiento que se presentaron en las secciones anteriow pueden combinarse en una ALU con variables de selecci6n comunes. Una etapa de una unidad de corrimiento aritméti-lbgico se muestra en la figura 4-13. El subhdice i repmenta una etapa tlpica. Las entradas Al y BI se aplican a las unidades aritmkticas y lógicas. Se selecciona una micrwperacibn parkicular con las entradas S, y So, Un muItiplexor 4 X 1 en la salida selecciona entre una salida aritmbtiea Eiy una salida 16gica en Hi. Los datos en el multiplexor se seleccionan con entradas S, y S, Las otras dos entradas de datos d multiplexor Feciben entradas Ai,* para la operación de corruniento a la derecha y Al, para la operación de corrimiento a la izquierda. N6kse que el diagrama muestra s61o una etapa tlpica. El circuito de la figura 4-13 debe repetirse n veces para una ALU de n bits. El a c a m de salida Ci,l de una etapa aribnbtica dada debe .conectarse al acarreo de entrada Ci de la siguiente etapa en secuencia. El acarreo de entrada a la primera etapa es el acarreo de entrada C, el cual proporciona una variable de ~Ieceihnpara las operaciones aritm&ticas.
~~
'
TABLA 4-8 Tabla de fur1ci6npara una unidad de mrrimiento Iógica aritmdtica
Selecci6n de la operación
0 O O O O O O O O O
O O
1 1
0 O O O
0 O O O
0 O
O
1
O O O 1
1
O O 1
1 1 1 O 1
1 1 O O 1
1 X X
1 1
1 O
1 O
1 x x
O F = A Transferir A 1 F=A+l Incrementar A O F=A+B Sumar 1 F=A+B+lSumarconacarreo O F =A + Restarconmtamo 1 F=A+B+lRestar O F=A-1 h m e n t a rA 1 F=A Transferir A x F=AAB AND x F=AVB OR X . F=A@B XOR x F=A Complementar A x F=shrA Conhiento a la derecha A den& de F x F=sbiA C d m k n b a la izquierdoA dentro de F
126
cAPtnno CUATRO
.
Transferencia de registro y micrmperacimes
El circuito cuya iuiica etapa est6 especificada en la figura 4-13 proporciona ocho opwaciones aritmhticas, cuatro operaciones 36gicas, y dos operaciones de despbmiento. Cada operación se selecciona con las cinco variables S, S* S, So.y Cm El acarreo de entrada Cmse utiliza para seleccionar sólo una aperaci6n aritmética. La tabla 4-8lista las 14 operaciones de la ALU. Las primeras mho son operaciones aritmétiras (v6ase tabla 4)y se seleccionan con SS2= OQ. ias siguientes cuatro son operaciones ldgicas (véase figura 410) y se seleccionan con S3Sz = 01. E1 acarreo de entrada no a k t a durante las operaciones 16gicas y se marca con letras X que representan ''no importa" Las dos altimas son operaciones de corrimiento y se selecciomztci con S3SI = 10 y 11. Las otras tres entradas de sekcibn no afectan al corrimiento.
&l.
Muestre el diagrama de blque del h a r d w a ~(similar a la figura 4-2a) que Implsrnta.elsiguiente mmciabo de bansfeeticia demgisim:
2 .
Las wiid.qs,d,ecuatro regis-,
4-3.
RO,R1,R2 y R3,es,& conectadas mediante multiplex
Las variables de temporización san mutuamente exclusivas, lo que sipifia que &lo una variable es.igual a 1en cualquiermomento.dado,rnienbas que las otras km son iguales a O. Dibuje un diagrama de bloque que muestre la implantaci6n de hrdware de las tra~fcrenciasde registros. incluya las d o n e s necesarias de las cuatro variablesde temporizaci6n a ias entradas de selecci6n de los rnultiplexores y a la entrada de carga del registro R5. Represente el siguiente enunciado de control condicional por medio de dos enunciados de transferencia de registros con funciones de control.
Si (P= 1) entonces (Ri M.
*- R2)además si
(Q=
1) entonces (R1- R3)
qué tiene que hacerse al sistema de bus de la figura 4-3 para que pueda trsinsferir inbmaci5n de un registro a cualquier otro?En forma específica, muestre las c o ~ o n e que s deben induirse para proporcionar una traña de las salidas del regisb C a las-entradasdel registro A.
4-5.
44.
4-7.
4-8.
Dibuje un diagrama de sistema de bus similar al que se muestra en la figura 4-5, y utilice acopladores de tres estados y un d d f i c a d o r en lugar de los multiplexores. Una computadora digitai tiene un sistema de bus común para 16 registros de 32bits cada uno. El bus está construido con multiplexores. a. iCuántas entradas de selecci6n hay en cada multiplexor? b. ~ Q u ktamafio de multiplexores se necesita? c ¿Cuántosmultiplexores hay en el bus? Los siguientes enunciados de transferencia especifican una memoria. Explique la operad6n de memoria en cada caso. a. R 2 t M [ A R ] b. MIAR] +R3 c. R5 t M [ R S j Dibuje el diagrama de bloque de hardware que implanta los siguienb enunciadas:
donde AR y BR son dos registros de n bits y X, y, y z son variables de control. Incluya las compuertas ldgicas para la funci6n de control. [Recuerde que ei sfmbola +representa una operacidn O R en una funci6n de control o booleana perosepresenta un mas aritmCtim en una microoperaci¿n.) 4-9.
Muestre el hardware que implqnQ el siguiente enunciado.Inciuya las compuertas 16gi~s para la W i b n de control y un diagrama de bloque para el contador binario coq una entrada de habilitaeibn de cuenta.
4-10,
Considere los siguientes enunciados de transferencia de registros para dos registros de 4 bib RI y R2.
Cada v a que la vaiable T = 1, el contenido de M se agrega al contenido RI si x = 1, o el contenido R2 se transfiere a Rl si x = O. Dibuje un diagrama
4-11.
que muestre la implantad6n de hardware de los dos enunciados. Utilice diagramas de bloque para los dos registros de 4 bits, un sumador de 4 bits, y un multiplator cuidruple de 2 a 1 líneas que seleccione las entradas a R l . En el diagrama, muestre cómo las variables de control x y T deccionan ,las entradas del multiplexor y la entrada de carga del registro R1. Utilizando un contador de 4 bits con carga paralela como el de la figura 2-11 y un sumador de 4bits m o el de la figura dibuje un diagrama de bloque que muestre cómo implantar los siguiente enunciad=
1
CAFhWD CUATRO Transferencia de regjstro y
micmoperaciones X:
-
x'y:
A1 + R l + A2 'Suma RZ a R l X l c R I +. 1 Incremmte R l
donde R1 es'un contador con carga paraida y R2 es un registro de 4 bits. '
4-12.
El circuito curnador-sustractor d e > hfigura 4-7 tiene los siguientes valores para el modo de entrada M y las entradas de datos A y B. En cada caso, determinelos valores de las salidas: S, ,S , S,, S, y C,.
4-13
Diseiíe un circuito combinatmio de 4 bits que decremente, utilizando cuatro circuitos sumadores completas.
414
Considere que el circuito aritrnktim, de 4 bits de Ia figura 4 9 ect8 en un emapsuiado Q. Mussbe las ronexiorres entre dos CI tales para formar un circuito ariimitico de 8 bits, Dkeí'ie un circuito aritmhtico con una variabIe de seIecci6n S y dos entradas de d a 6 de n bib A y B. E1 circuito genera las cuatro operaciom aritm6tim ~igtienles junto con el acáireo de entra-daC, Dibuje el diagrama 16gico para b dw primeras ehpas.
4-15.
O 1
416, 4-37.
4-18,
&i9.
D =A D =A
+ B (sumar)
- 1(dmentar)
D = A + 1 (incrementar) D = A '-t. + 1 (restar)
.uncircuito combinacional que seleccione y genere cualquiera de las 16 funciones lbgicas que se listan en la tabla 4-5. m un circuito digitai que realid las cuatro operaciones iógicas de OR exclusiva, NOX exclusiva, NOR y NAND. Utilice d a variables de seIeaci6n. Muestre el diagrama lógico de una etapa tipica. El registro A contiene el binario de 8 bits 11011001.Determine el operando B 'y la microopwacibn IIógiea que se va a ejecutar para cambiar el valor enA a: a. tll1OllOl b. 11111101
&ve
h r ~ s h des 8 bita AR, BR, CR y DR inicialmente tienen los siguimtw valomx
Referencias
129
Determine los vdores de 8 bits en cada registro despuks de la ejecución de la siguiente semencia de microoperaciones.
AR+AR
+ BR
CR +Cñ A DR, BR +BR AR +AR - CR 4-20.
4Zl.
rl-22. 423.
+1
Sumar BR a AR Aplicar AND DR a CR,inaementar BR Restar CR de AR
Un registro de 8 bits contiene el valor binario 10011100. ¿Cuál es el valor del registro después de un corrimienta aritmgtico a la derecha? Comenzando can el número inicial 10011100,determine el valor del registro despud de un corrimiento aritm&tieoa la izquierda, y dete& si existe un sobreflujo. Comenzando de un valor de R = 11011101, determine la secuencia de valores binarios en R despub de un corrimiento lbgico a la izquierda seguido de un corrimiento circular a la derecha y a continuacion un corrimiento lbgico de la derecha y un corrimiento circular a la izquierda. ¿CuM H el valor de la salida H en la figura 412 si la entrada A es 1001,S = 1,IR=1,eIL=O? tQu6 error contienen los siguientes enunciados de transferencia de registros7
2. Booth, T.L., Intduetion to Computer Engineering, 3a Ed. Nueva York JohnWiiey,
1984.
3. Haya, J. F., Compiiter Architecture attd Orgunhtion, 2a Ed. Nueva Yark: MeGrawHiU, 1988. 4 l-iiil,F. J., y G.R Pekrwn, Digitrrl Spkns: Hardmre OrganUathm and Design, 3a. Ed. Nuwa York: John W i , 1987. 5. Mano, M.M,Computer E q i m r i n g : htnrduwre Desip.ünglewood Cliffs, Ptentice Hall, 1988. 6. Patterson, D.A,, y J. L.Hennessy,Cmnputer ArchiQcture: A Quantitative Appn>ach. San M a b , CA: Morgan Kaufmann Publishers, 1990.
-O
~ ~ ~ Trardemmh 1 x 0 de registro y micrmpraciones
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EN ESTE CAP~TULO 5-1
5-2 5-3 5-4 5-5 5-6 5-7 5-8 5-9 5-10
5-1
--
J Wb Códigos de instrucción Registros de computadora Instrucciones de computadora Temporización y control Ciclo de instrucción Instrucciones de referencia a memoria Entrada-salida e interrupción Descripción completa de una computadora Diseño de una computadora básica Diseño de un acumulador lógico
Códigos de instrucción
En este capítulo presentamos una computadora básica y mostramos cómo puede especificarse su operación con enunciados de transferencia de registros. La organización de la computadora se define mediante sus registros internos, la estructura de temporización y control, y el conjunto de instrucciones que utiliza. Después se lleva a cabo, en detalle, el diseño de la computadora. Aunque la computadora básica que se presenta en este capítulo es muy pequeña en comparación con las computadoras comerciales, tiene la ventaja de ser lo suficientemente simple para mostrar el proceso de diseño sin demasiadas complicaciones. La organización interna de un sistema digital está definida por la secuencia de microoperaciones que ejecuta sobre los datos almacenados en sus registros. La computadora digital de propósito general puede ejecutar varias microoperaciones y, además, puede recibir instrucciones acerca de la secuencia específica de operaciones que debe realizar. El usuario de unq computadora puede controlar el proceso mediante un programa. Un programa es un conjunto de instrucciones que especifican las operaciones, operandos y la secuencia mediante la cual tiene que ocurrir el procesamiento.
132
QNCO
OxganIzadOn y d i i de aompuhdcirrps
La h a de pmemniento de datos puede alterarse al especificar un nuevo programa con iristrueciones diferentes o especificando las mismas instrucci* nes c m otros datos, -Una inshcci6n de compuhdora es un código binario que especifica una secuencia de m i m o ~ c i o n e spara la computadora. Los c6digos de instrucciones y 10s da- se almaman en fa memoria. La computadora lee cada instrucción de la memoria y la coba en un registra de control. Bnbp- el control. inbwppta el c W i binario de fa instrucci6n y procede a ejecutarlo m H i una m c i a de mierooperaciones. Cada computadora time un conjunto de instrucciones rinico. La capacidad de almacenar y ejecutar instmcciones, el concepto de programa almacenado, es la propiedad más importante de una computadora de uso general. cddigo de i~sfnrecibn Un c6digo de instrucción es un grupo de bits que instruye a la computadora sobre cbmo ejecutar una operacihn especlfrca. Por lo general, se divide ,en partes y cada una tiene una inkrpretacidn propia. La parte más cdd@ de operacibn baisica de un c ó d i i de instnxd6n es su parte de operacitan. EI código de operaci6n de una instniccibn es un grupo de bits que define operaciones como sumar, restar, multiplicar, desplazar y complementar. El número de bits requerido para el código de operacibn de una instrucci6n depende de la cantidad totd de operaciones disponibles en la computadora. El c6digo de operacibn debe estar formado de por lo menos n bits para un conjunto dado de 2" (o menor) operaciones diferentes. Como ejemplo, consideremos una computadora con 64 operaciones diferentes, una de las cuales es la operación sumat (ADD). E1 código de operaci6n consta de seis bits, con una c~nfigurad6nde bits 110010 adgmda a la operación ADD. Cuando este código de operacidn se decodiica en la unidad de control, la computadora emite seiíales de control para leer un operando de la memoria y sumar el operando a un registro del procesaiior. En este punto, debemos reconocer la relaci6n entre una operacidn de computadora y una micrmperación. Una operación es parte d~ una instniccibn almacenada en la memoria de la computadora. Es un &digo binario que le dice a la computadora que ejecute unaoperacihn e6pecifica. La unidad de control recibe la instrucci6n de la memoria e interpreta los bits de &digo de h operacidn. h p u 6 s emite una secuencia de seAaIes de control para ficiar inicrooperaciones en los registrus internos de la computadora. Para cada código de operaci6n, el cuntrol envía una secuencia de micrmpraciones n d a r i a s para la implantacibn del hardware de la operaci6n especificada. Por esta razbn, a veces un código de operación se denomina macrooperacibn, porque especifica un conjunto de micróoperaciones. La parte operativa de un c6digo de instruccibn especifica la operaci6n que se va a realizar. Esta o p e r d n debe ejecutarse sobre algunos daalmacenados en los regisdel procesador o en la memoria, Por lo b t o , un c6digo de insteucci6n debe mpecXcar no &lo la operaci6n, sino también los registros o las pahbras de la memoria donde se van a encontrar los operandos, d igual que el relgistro o la palabra de memoria donde se va a
almacenar el sesultado. Pueden es@carse palabras de memoria en los c6digas de insttucción mediante sus direcciones. Pueden especificarse regishas del pmerador al wi$ar a k instnicci6n otro código binario de k bit. que e s w i q u e uno de 2 r e g i s k m Exkten muchas variaciones para "componer" el ckdip binario de instrucciones, y cada computadora tiene su propia formato de c6digo de instniceiones particular, Los disefiadores de
computadoras .formulan los formatos de código de instrucciones y especifican la arquitectura de la computadora. En este capitulo elegimos un cddigo de instniccih particular para explicar la organizacih y el d k f i o bisico de las computadoras diitales.
Orgnnizaci6n de un programa almacenado, La manera m& simple de organizar una computadora es tener un registro de prcieesador y un formato de código de instruwi6n con dos partea. La primera parte especifica la operaci6n que se va a ejecutar y la segunda especifica unsi dirección. IA direccibn de memoria b dice al control dbnde encontrar un operando en la memoria. Este operando se lee en la memoria y se utiliza como los datos que se van operar o junb con bs datos almacenados en el registro del pmesador. La figura 5-1 muestra este tipo de organizaci6n. Las instrucciones e s t h almacenadas en una secci6n de la memoria y los datos en otro. Para una unidad de memoria con 4096 palabras necesitamos 12 bits para especificar Pisun 5-1
Organización de un programa al-do.
Memoria 4ü96x 16
F m t o de instmión
134
C A M O CINCO Organización y
di*
de computadoras
una d k c i & n , dado que 212 = 4096. Si almacenamos cada c6digo de instnicci6n en una palabra de memoria de 16 bits, tenemos disponibles cuatro bits para el código de operacidn para especificar una de 16 operaciones pmible8,
a c u m d d ~ r(AQ
y 12 bik para especificar la diréccibn de un operando. Ei control lee una instrucci6n de 16 bits de la parte de programa de la memoria. Utiliza la parte de direcci6n de 12 bits de la instrucci6n para leer un operando de 16 bits de la porci6n de datos de la memoria. Después ejecuta la operación especificada por el ckligo de operaci6n. Las computadoras que tienen un registro de procesador único por lo general lo nombran acumulador y lo etiquetan AC. La operaci6n se ejecuta con el operando de la memoria y el contenido de1 AC. Si una operacibn de un código de instnicci6n no necesita un operando de la memona, puede usarse el resto de los bits de -iiMstrucci6n para otros propbsitos. Por ejemplo, las operaciones como borrar {limpiar) AC, complementar AC e imrernentar AC' operan sobre los datos almacenados en el registro AC. No,necesitan un operando de la memoria. Para =tos tipos de operaciones, no se necesita la segunda parte del d i g o de instrucción (del bit O al 11) para especificaruna d k i ó i i de memoria y puede utilizarse para especificar otras operaciones para la computadora.
Direccionamiento indirecto
En ocasiones
instrucctdn inmediir tu
es conveniente utilizar Ios bits de direccionamienta de un cddigo de instrucción no como direccibn s*o como el operando real. Cuando la segunda parte de un c6digo de inshucci6n especifica un operando, se dice que la instmcción tiene un operando inmediato. Cuando la segunda parte especifica la d k c i 6 n de un operando se dice que la instniecibn tiene un direccionamiento directo. Esto contrasta con una tercera posibilidad ilamada dimionarniento indirecto, en el cual los biís de la seffuida parte de la instmcci6n representan la dirección de una palabra de memoria, en la cual se encuentra la direccibn del operando, Se puede utilizar un bit del d i g o de instrucci6n para diferenciar entre un direccionamiento directa y uno
indirecto. Como ejemplo de s t a configuración, consideremos el formato de d i go de instrucci6n que se muestra en la figura S-2(a). Está formado de un código de aperacibn de 3 bits, una dimci6n de 12 bits, y un bit de modo de direccionamiento indimto representado por 1. El bit de modo es O para un direccionamiento directo y 1 para un direccionamiento indirecto. Una instruccibn de direccionamiento directo se muestra en la figura S-m).Está colocada en la direccibn 22 en la memoria. El bit I es 0, por lo que la instnicci6n se reconme como una instmccibn de direccionamiento directo. El caigo de operacihn especifica una instrucci6n de suma ADD, y la parte de dirección es el equivalente biario de 457. El control encuentra la operaci6n en la memoria en Ia direccihn 4 7 y la suma al contenido del AC. La instruccibn en la direccidn 35 que se muestra en la figura 5-2(c) tiene un bit
Memoria
Operando
Memoria
w Operando
(b) Direccionamientodirecto (c) D i h a m i e n t o indinxto Figura 5-2 Ejemplo de didonamiento directo e i n d i o .
d i m i d a efecfba
de modo 1 = 1. Por lo tanto, se reconoce como una instrucción de diteccie namiento indirecto. La parte de direccibn ec el equivalente binario de 300. El control va a la direccihn 300 para encontrar la direcci6n de1 qxrando. La direccibn del operando en este caso es 1350. El operando encontrado en la direcci6n 1350 se suma despub al contenido de AC. La instnicci6n de direccionamiento indirecto necesita dos referencias a la memoria para buscar un operando. La primera referencia se necesita para leer la direccibn del operando; la segunda es para el operanda mismo. Definimos la d i r m ' h e f i c f b como la cüreccibn del operando en una instrucci6n del tipo de computaci6n 0 la direccibn objetivo en una instruccibn de tipo transferencia del programa. Por 10 tanto, la d M 6 n efectiva en ia instrucción de la figura S-2(b) es 457 y en Ia instrucción de la figura 5-2(c) es 1350. En la computadora que se presenta en este capitulo se utüizan los modos de direccionamiento directo e indirecto. palabra de memoria que contiene la dirección de un operando en una instrucción de d i ~ n a m i e n t o
indirecto se utiliza como un apuntador a un arreglo de d a k El apuntador pu.& colocarse kn un regiStra .del procesador y no en la memoria, como se hace en las computadoxas cómerciales.
5-2
Registros de computadora -. -
Por lo general, las instrucciones de computadora se almacenan en posiciones de memoria consecutivas y se e j e c u h de manera secuencial, una a la vez, El control lee una instnicci6n de una diiecci6n especifica de la memoria y la ejecuta, Despugs continúa leyendo la siguiente instrucción en secuencia y h ejecuta y así sucesivamente, Este tipo de GecuenUa de instrucciones necesita un contador para calcular la dirección de la siguiente instmccibn despub de que se temina la ejecución de la 'instrucción presente. También es necesario proporcionar un registro en la unidad de control para almacenar el código de inshcci6n despuds de que se lee de la memoria. La computadora necesita los registros del prmsador para manipular datos y un registro para contener una direccihn de memoria. Esta$ necesidades dictan la configuraci6n del registm que se muectra en la figura 5-3. También se listan los registros en Ia tabla 5 1 junto con una breve descripcihn de su funcidn y de la cantidad de bits que contienen. La unidad de memoria tiene una capacidad de 40% palabras y cada palabra contiene 16 bits, Se necesitan doee bits de una palabra de instnicci6n para especificar la direccibn de un op.erando. Esto deja tres bits para la parte de operacibn de la instrucción y uri bit para especificar un direccionamiento diwto s! un indirecta. El registro de datos (DI?) contiene el operando que se lee de la memoria. El registra acumulador (AC) es un registro de procesamiento de prop6+to general. IA ir@ruccidn que se lee de la memoria se coloca en el registro de instniccibn (IR). Se utiliza el registro temporal (TR) para contener 10s datos temporales durante el procesamiento. TABLA 51 Lisia de regisbs para la computadora bisica Silnbolo
Cantidad
de registra de bits
DR AR AC
.IR PC
TR INP. OUTR
Nombre del registro
16 Registro de da toa 12 Registro de d i r ~ i 6 n 16 Acumulador
16 Registro de instnitcibn 12 Coritador de programa 16 ~ ~ t e m p a r a l 8 Regish de enbada 8 Registro de calida
Contiene operando de la memoria Contiene la d i m i 6 1 1para Ia memoria Regisiro de pfoceaador Contiene d d i g o de instruccidn Contiene L direccidn de instruccihn Contiene datos temporales
Conti& carde enhada Contiene cadcter de salida
S E M ~ Registros de computadora
137
de 4Wá palabras 16 bits por palabm
Figura 5-3
contador de
programa IPC)
Registros de la computadora básicsi y memoria.
Ei registro de direcGonamiento {M)de la memoria tiene 12 bits porque dste es el ancho de.unad i d 6 n de memoria. El contador de programa (PC) tambih tiene 12 bits y contiene la dirección de la siguiente instntccin que se va a Ieer de la memoria después de que se ejecute la instrucción presente. El PC recore una secuencia de conteo y hace que la computadora lea instruccbnes 6ecuenhles almacenadas previamente en la memoria. Las palabxas de instruccibn se leen y se ejecutan en secuencia, a menos que se encuentre una 'instnicción de transferencia del programa. Una instrueei6n de transferencia del programa =licita una transferencia a una instruccih no consecutiva en >elprograma. La parte de dkcci6n de una instrucci6n de tiansferencia dei programa se transfiere al PC para convertirse en la direeci6n de la siguiente instrucción. Para leer una instrucci611, se toma el contenido del PC eomala direcci6n para la memoria y se inicia un ciclo de lectura de memoria. Despub el PC se incremmta en uno, para que contenga la dipcci6n de h sipiente instrucci6n -en& Se usan dos registros para entrada y salida El registro de entrada ( W R ) mi& un carácter de 8 bits de un dispitivo de entrada. El e s t r o de salida (OUTR]contiene un carade 8 bits para un dispositivo de salida. .J
Bus c m & del sistema La computadora básica tiene ocho registros, una unidad de memoria y una unidad de control ,(quese presentar4 en+lasección 5-4). Deben proporcionarw trayectorias para Wsferir firmaci6n de un registro a otro y entre Ia memoria y el registro. La cantidad de l í í s aerA exeesiva si se hacen
138
CINCO
Organización y d i d o de computadoras
~~.
c a w r ILD)
'
dime&&
de memorfa
conexiones entre la salida de cada registro y las entradas de los o* Un esquema mas eficiente para transferir infomci6n en un sistema con muchos registros es usar un bus com6n. Hemos mostrado en la secci6n 4-3 c6mo construir un sisde bus común utilizando multiplexoreso compuertas de buffer de tres estados. La conexidn de los registros y de ia memoria de la computadora bdsica a un sistema de bus común se muestra en la figura M. Las salidas de siete registros y de la memoria están conectadas al bus c m ú n . La salida especifica que se seIecciona para las líneas del bus en cualquier momento dado, está determinada por el valor.biiario de las variables de seleccidn S, S, y So. EI n h e r o que se encuentre adelante de cada salida muestra el equivalente decimal de la seleceibn binaria requerida. Por ejemplo, el niímero que está adelante de la salida de DR es 3. Las salidas de 16 bit9 de DR se colocan en Ias Uneas de1 bus cuando SaSISo = 011 parque este es el valor binario de1 decimal 3. Las lheas del bus común están conectadas a las entradas de cada registro y las entradas de datos de la memoria. El registro particular cuya entrada LD (cargar) está habilitada recibe los datos del bus durante la siguiente transici6n del pulso de reloj. la memoria recibe el contenido del bus cuando se activa su entrada de escritura. La memoria coloca su salida de 16 bits en el bus cuando se activa la entrada de lectura y Sfi,So = 111. C u a b regisiros tienen 16 bits DR,AC, IR y TR.Dos registros, AR y PC, tienen 12 bits cada uno porque coniienen direcciones de memoria. Cuando el contenido de AR o PC se aplica al bus comtin de 16 bits, tos cuatiro biQ mfis significativos se establecen en O. Cuando AR o PC reciben informacibn del bus, sdlo E transfieren al registro los 12 tiits menos significativos. El registro de entrada I W R y el registro de salida OUTR tienen 8 bits cada uno y comunican con las 8 bits menes significativas del bus. INPR está mnectado para proporcionar infomacibn al bus pero OUTR sólo puede recibir informacibn desde el bus. Hsto'se debe a que TNPR recibe un car4cter desde un disposiDivo de entrada que despugs se transfiere a AC. OUTR mibe un carácter de AC y 16 envía* a un dispositivo de salida. No hay transferencia de OZfTR a cualqiiiera de 10s"gtros regktrw. Las 16 llrieas $el bus c o m h reciben información de seis registros y de la unidad de memda. Las lkeas del bus esth conectadas a las entradas de seis registros y a la memoria. Cinco registros tienen tres entradas de control: LD (cargar), INR (inckrnentar) y CLR (borrar). Este tipo de registro es equivalente a un contador binario con carga paralela y borrado sincrónico similar al que se muestra en la figura 2-11. La operacih incrementar se consigue al habilitar la entrada de cuenta en el contador. Dos registros tienen una sola entrada LD.Este tipo de registro se muestra en la figura 2-7. Los datos de entrada y de salida de Ia memoria están condados al bus comdn, pero la d i k h de memoria está conectada a AR. Por lo tanto, siempre debe utiliizarse AR para especificar una direecibn de memoria. Al utilizar un regbtro iinico para direccionamiento se elimina la necesidad de
- - .. .-
Figura M Registros 6 la f a m p u b b a básica conectados a un bus c o m k
140
C A P ~ CINCO O Organización
y diseño de computadoras
un bus de direcciones, que de otra manera sería necesario. Puede especificarse el contenido de cualquier registr~para la entrada de datos de la memoria durante una operación. De igual manera, cualquier registro puede recibir. los datos de la memoria después de una aperaci6n de lectura, excepto AC. Las 16 entradas de AC provienen de un circuito lógico y sumador. Este Circuito tiene tres conjuntos de entradas. Un conjunto de entradas de 16 bits viene de las salidas de AC. Se utiliza para efectuar microoperaciones de registro como el complemento AC y el corrimiento ,AC. Otro conjunto de entradas de 16 bits viene del registro de datos DR. Las entradas de DR y AC se utilizan para microoperaciones aritméticas y lógicas, como sumar DR a AC o aplicar AND de DR a AC. El resultado de una suma se transfiere a AC y el acarreo final de una suma se transfiere al flip-flop E (el bit de extensión de AC). Un tercer conjunto de entradas de 8 bits viene del registro de entrada INPR. La operación de INPR y OUTR se explica en la sección 5-7. Nótese que el contenida de cualquier registro puede aplicarse al bus y piiede ejecutarse una operación en el sumador y en el circuito lógico durante el mismo ciclo de reloj. La transición de reloj al final del ciclo transfiere el contenido del bus al registro destino designado y la salida del sumador y circuito lógico a AC. Por ejemplo, las dos microoperaciones
pueden ejecutarse al mismo tiempo. Esto puede hacerse al colocar el contenido de AC en el bus (con S2S$o = 100), habilitando la entrada LD (cargar) de DR, transfiriendo el contenido de DR a través del contenido del sumador y circuito lógico hacia AC y habilitando la entrada LD (cargar) de AC, todo durante este mismo ciclo de reloj. Las dos transferencias ocurren durante la llegada de la transición de pulso de reloj al final del ciclo de reloj.
5-3 formato de insfrucción
Instrucciones de computadora
La computadora básica tiene tres formatos de códigos de instrucción, según se muestra en la figura 5-5. Cada formato tiene 16 bits. La parte del código de operación de la instrucción contiene tres bits y el significado de los 13 bits restantes depende del código de operación que se encuentre. Una instrucción de referencia a memoria utiliza 12 bits para especificar una dirección y 1bit para especificar el modo de direccionamiento I. I es igual a O para una dirección directa y a 1 para una dirección indirecta (véase la figura 5-2). Las instrucciones de referencia a registros se reconocen mediante el código de operación 111 con un O en el bit de la extrema izquierda (bit 15) de la instrucción. Una instrucción de referencia al registro especifica una operación o una prueba del registro AC. No se necesita un operando de la
s E c a h M I n s t n i c c h de computadora
141
(a) Instruccibn de refemda a memoria
15
12 11
Q 1 1 I
1
O
í+imUndeqim
(CWigodeopr~b=l11,1-0)
@) lnstmcdón de referencia a registro
Figura 5 5 Formatos de inshucciónde la computadora básica.
memoria, por lo tanto las otros 12 bits se-utilizan para especifmr la operaci6n o prueba que se.va a ejecutar. De igual forma, una instmcci6n de entrada-salida no necesita una referencia a memoria y se m n o c e por el &digo de operaci6n 111 con 1 en el bit de Ia extrema izquierda de la instnicci6n. tos 12 bits restantes w utiIizan para espedfiear el tipo de operacidn de entrada-salida o la prueba ejecutada. El tipo de instrucci6n se reconoce mediante el control de computadora de los cuatro bits en las posiciones de la 12 a la 15 de 1s instnrccibn. Si los tres bit^ del código de operacibn en Ias posicioaes de Ia 12 a la 14 no m iguales a 111, la instrucci6n es del tipo de referencia a memoria y el bit de la posici6n 15 se bma como el modo de direccionamiento 1. Si el código de operacibn de 3 bita es igual a 111, el control revisa el bit en Ia posición 15. Si este bit es O, la instrucci6n ea del tipo de referencia a registro. Si el bit es 1, la referencia es del tipo de entcada-salida. Nbtese que el bit de la posicibn 15 del código de instrucci6n esta representado mediante el slmbolo 1, pero no se utiliza como un bit de modo cuando el d i g o de operacibn es igual
C
a
cddip hexadedrnal
111.
S510 se utilizan tres bits de la instruccibn para el &dig6 de operacibn. Puede parecer que la computadora est6 limitada a un máximo de odio operaciones distintas. Sin embaxgo, como las inskuccionws con mfereneia a registro y de entrada-salida u t i h n loa 12 bits restantes como parte del d i g o de aperiicidn, la cantidad total de instrucciones puede exceder de ocho. l k hecho, el ndmero total de inqtnicciones escogidas para la computadora básica es igual a 25. Las instnzcciones para la computadora se listan en la tabla 5-2. La representación simbólica es una palabra de tres letras y signifika una abre viahira destinada a los programadores p los usuarios. 61 código hexadecimal es igual al nhero hexadeciial del c6digo binario utüizado para la instnrc-
142
.
mmmmco
.
y diseñu de computadoras TABLA 5-2 I n s ~ n e de s la computadora básica
C6diga hexadedmal Sfmbolo
1=O
I= 1
AND
Oxxx lm
&ux Apiicar la h c i b n AND de la palabm de memoria a AC %m Sumar la palabra dememoria a AC Axxx Cargar la palabra de memoria a AC Biatx AImacenar el contenido de AC en la memoria
ADD LDA
Descripcibn
BUN
2xxx 3xxx 4 ~ x Cxlrx ~ Brincar en forma incondiciona1
BSA
5 m
ISZ
6~xx
STA
D m Brincar y guardar la direccidn de retorno Exxx Incrementar y brincar s i hay un cero
CtA
Borrar AC
CLE
Borrar E Complementar AC Complementar E Circular a la d e m b AC y E Circular a la izquierda AC y E
CMA CME
cm a nuc
Inmmentar AC Brincar la siguiente insttiicción si AC ea positiva Brincar la siguiente instniccibn si AC es negativa Bruic~rra siguiente inshucci6n si AC es cero Brincar la Bigu rente inatmccibn si E es O Detener la computadora
SPA SNA SZA
SZE HLT ,&ii
rmh*folllar
*
~ I ' & Y ~ h.
&
rrJa OUT SKI
SKO ION
IOF
,FWJ
F400 F2íN FlOO Fb80 F040
Introducir un canleter en AC Sacar qn cadcter d e d e AC Brincar hndera de entrada Brincar si hay bandera de salida Intempcibn encendida Inkwpci6n apagada
cih. A1 mar el equivalente hexadecimál reducihia los 16 bits de un cddigo de instrucci6n a cuatro dlgitos, donde cada digito h-decima1 es equivalente a cuatro bits. Una instrueci6n con referencia a memoria tiene una parte de direcci6n de 12 bits. La parte de dkccionamiento está representada por tres x y tiene validez para los ~ k e sdigitos hexadecirnales que corresponden a la dirección de 12 bits. El Bltimo bit de la instrucción estzi representado por el símbolo 1. Cuando I = O, las iiltimm cuatro bits de una instnicci6n tienen un digito Irexadecimal equivalente de O a 6, dddo que el dtimo bit es O. Cuando I = 1, el dígito hexadeeimal equivalente de los altimos cuatro bits de la uistrud6n vhda de 8 a E, porque el dltimo bit ea 1. Las instruceibnes con referencia a registro utilizan 16 bits para especificar una ope~aci6n.Lee cuatro bits de la extrema izquierda son siempre 0111, lo mal es el equivalente al hexadecimal7. Los otms digitos hexadeci-
m
mal& proporcionan el equivahnk binario de los 1i2 bits restan&. Las instmcciones de entradasalida tambfi utiliqn todos los 16 bits para espe~ificaauna operacidn. Lm últimos cuatro bi& son siempre 1111, el equivalente al hexadecimal P.
Vematiiiciad del conjunto de instrucciones Antes de investigar las operaciones que ejecutan ks htmcciones, analicemos
el tipo de .instrucciones que deben incluirse en una computadora. Una computadora debe t e ~ e run conjunto de instrucciones para que el usuario pueda conatmir programas de lenguaje de compubdora con el fin de evaluar cualquier función que se sepa que puede romputarse. Se dice que el conjunto de instrucciones está completo si la computadora incluye la suñciente cantidad de imtrucciones en cada una de las siguien'tes categorlas:
1. instrucciones aritméticas, 16gicas y de corrimiento. 2 Instruacianes par3 mover información hacia y desde la memoria y las registros del prwesador. 3. hstmcciones de control del programa, junto con instrucciones que verifiquen las condiciones de estado. .4. Instrucciones de entrada y saiida. ,
Las instrucciones aritmdticas, 16gieas y de corrimiento proporcionan capacidad compuZacion~1para procesar el tip de datos que el usuario puede emplear. La mayor parte Be la información binaria en una computadora *tal está aImamda en la mernorh pem todos los cálculos se realizan en los registros del procesadar. Por lo tanto, el usuario podrA mover la infoimari6n entre estas dos unidades. La posibilidad de tomar deeisionw es iui hportante -a de las computadoras digitaies. Por ejemplo, pueden compararse dos números y, si el primero es mayor que el segundo, puede ser necesario proceder en forma diferente de si el segundo es mayor que eI primero. Las instrucciones de control de programa, tales como las instrucciones de transferencia del programa, se u t i h para cambiar la secuencia en la cual se ejecuta el programa. Las instrucciones de entrada y salida se necesitan para la comunicación entre la computadora y el usuario. Los programas y los datos deben transferirse a la memoria, y los d t a d o s de los c4lculos dehn transferirse de vuelta a3 usuario. Las instrucciones ktadae en la tabla 5 4 constituyen un conjunto mhim a que propomiona todas las posibilidades ya mencionadas. Hay una instruccidn aritmética, ADD, y dos instrucciones relacionadas, complementar AC (CMA) e incrementar AC (INC)).Con estas tres instrucciones podemos sumar y restar números binarioe cuando existen números negativos en repre$mtaei@ del complemento a 2 con signo. Las instrucciones para circular, CIR y CIL, pueden usarse para corrhimtos aritméticos, al igual que para cualquier otro tipo de mdmierito deseado. La multiplicaci6n y la
divisibn puedm ejecutarse usando la e w , la resta y el corrimiento. Existen tres o p e r a c i m ~k;icas: N ,mqlementm AC (CMA) y borrar o limpiar AC (CLA). Las nperaciones AMD y complementar proporcionan una operación NAND. Puede demostrarse que con k aperacibn NAND es' pmible efectuar todas las otras operaciones 16gicas con dos variables (las cuales se lictan en la tabla 4-6).Mover informaci6n de la memoria a AC se consigue con la inshci6n aargar AC (LBA). Pasar. hfomación de AC a la memoria se hace eón la instrucci6n de almacenar AC (STA), Las instrucciones de transferencia BUN, BSA e TS2, junto con las cuatro instrucciones de salto, proporcionan posibilidades para transferir el control del programa y la verScaci6n de las condiciones de astado. Las instm&ne de entrada (iNF') y d i d a (OUT) hacen que se transfiera infonnari6n entre la computadora y los dispositivos externos. Aunque el conjunto de instnidmes para la mputadora básica está completo, no es eficiente porque con frecuencia las operaciones utilizadas no se ejecutan con rapidez. Un conjunto de instnicciones eficiente incIuir4 hstn,icciones como restar, multiplicar, 0 R y OR exclusiva. Estas operaciones deben programarse en la computadora básica. Las programas se presentan en el. capitula 6 junta con otros ejemplos de programaci6n para la computadora basica. Al usar una cantidad hitada de instrucciones es posible mostrar eI diseño lógico de la computadora, en detaue. Un conjunto de instrucciones más completo hubiera hecho el diseño demasiado complejo. De esta manera es posible mostrar 1- principios Msicm de la organizacf6n y d i d o de la computadaza sin liegar a detalles complejos en ex-. En el capftulo 8 ae v t a una lista completa, de instrucciones de computadora que se incluyen en la mayorla de las cornputad~rasc o d a l e s . la fun&rn de cada imtruccih que w lista m k tabla 5 2 y las microoperaciones necesarias para su ejecuci6n se presentan m las seccionei de la 5-5 a 1s 5-7. Se propuso este a d l i i s porque se debe considerar primero la unidad de control y comprender su mgmhción interna.
La tempriZaci6n de
pulsos
d
control por cnbleado
~
j
todos(1- registros de la computadora básica estA controlada por un generador de *laj maestro; Los piilsos de reloj se aplican a todos :lw fiipfiop~y registros.de1sistema, incluymdo los de la unidad de cront~01.Los pubos de reioj no cambian .el estado de un qistro, a menos que el regiska -té habxlitada mediante una seaal de control. Las seiIa1e.s de conha1 se en la midad de mtrol y proporcionan entradas de control para los multiplexores deI bus común, entradad de &ntrol en los registros del v d m , y mimaperaciofles para d acumulador. Existen dos. tipos principales de organizadmes de controk control por cableado y control dcroprogramado. En la organhci6n por cableado la i6gica de coníml ,selogra d i t e compuerta^, flip-ibps, deedificadores y
controI
niimpmgmmah
~ + t i á a dd~control
atros circuitos digirales. Esto tiene la ventaja de que puede utiüzarse para producir itn m 4 0 de operacib 26pid0, &la oq@zaci6n micrqprogramada, la inhftadbri de m í r o l está aImachacia *m uria memoria de mnkruL La memoria de control esta programada para iniciar la secuencia de m i a m p e raciones requerida. Un control pgr cablegdo, egmo indica su nombre, necesita .cambios en la instaiaci6n de cabi+de enh,b diversos componentes, si el d M 4 va a modificarse o ~ b b ;e¡ c&trot microprogramado cualquier cambio o modificadaes puede hacerse actwüzando el p m en h memoria de mn~rol.' Em &~=secciBnse presenta un control p r caljlmdo para la computadora Mstca. U J ~unidad de control micropm gmtm@f?'ara una cohputadora similar se presentir en el capitulo 7. 31 diagrama de bloque de Ia unidad de mtrol e muetra en la figura - W , 'Bt& fopmado por dos decodificadaresi rin contador secuencia1 y cierta cantidad de compuertas lbgicas de control. Una instruccidn leida de la hiqoria se c~locaen el registro de la instnicci6n presente (IR). La posicibn /de%e& e s t r o en el sistema de bus comtln se M i c a en la figura 5-4. El d.e la , ~ t r u c c i 6 npresntei se muestra de nuevo en la figura 5-6, do&e estd dividido en tres partes: el bit 1, el e M i o de operacih, y los bitg de .O a 11. El código de operacidn en los bits del 12 al 14 se d e c a c a con ~ ~ ~ i f i c a 3dXo8.rLas acho saIidas de este decodificador se representan d a * los símbolos & a 3l número .decimai en el suhfndice es equivalente al valor binado del c6digo de &&e$n correspondiente. El bit 15 de la instruecidn se transfiere a iy flipfloprepresentado por el sfmbolo 1. h s bis de O al 21 src ~ E C Wen hr;wqpuektas ldgicas de control. El contador secuencial de 4 bík puede ';Conkai'@bhiario del O ai 15. Las didas dei contador se d e c o d f i n en 16 señales,de temporizacidn de To a TI5. Después, ae derivara la lfigica aiteq.de las wqipuertas de control, cuando se considere en detalle el diseiYs de ~~om~ubdora. El contador secuencial. SC mede(ingkrrtmtarse a l i m p h en forma sincrona (vbase el contador de ¡a figura Zl.1). XA mayor parte del tiempo, el contadar se incrementa para pmpo&onar la secuencia de seilales de tempoWú6n del decodificador 4 X 16. De v a en cuando, el contador se borra a O, haciendo que la siguiente seiíal de temporizacidn activa sea To.Por ejemplo, consideremos el caso en que SC se incrementa para proporcionar las Miales de temporizaci6n Ta,Tb T2,T3,y . Te en secuencia. En el tiempo T* SC se km a O si lesK activadi la salida Da del decodificador. Esto se expresa en foma simb6üca mediante el enuncido.
Ef diagrama de temporizaci6n de la figura 5-7 muestra la relacibn de tiempo de Las 'wlialff de control. El contador secuencia1 SC responde a la transición pmffiva de! reloj. Ai principio, la entrada CLR de SC está activa. La primera trattsieibn del reloj borra SC a O, b cual a su vez activa la señai de tempor%ii&i&n Todel decdifmCIor. To es^ activa durante un ciclo de ,eloj
146
CA-O
Organización y di-
de computadoras
1
1 1 1
.&ras entradas
Salidas de mnml
tttt 1
1.-
~rif~emenb W) Bwrar (CLR) bloj
Figura 5a Unidad de control de la computadora bhica.
Li transición de reloj positiva Tpen el diagrama activará solamente aquellos registros cuyas entradas de control estdn conectadas a la señal de temporizaciBn T, SC se incremehta con cada transici6n de reloj positiva, a menos que su entrada CLR esté activa. Esto produce las secuencias y señales de temporizaci6n Tw Tp Ta Ti T4y así sucesivamente, según se muestra en el diagrama. ( N 6 M la relación entre la &al de temporizacidn y la transicibn de reloj positiva correspondiente.) Si SC no se borra, las sefiales de temporizacib? continuarh con TS T6hasta TE y de regreso a Toa Las últimas tres ondas de h figura 5-7 muestran c6mo se borra SC cuando D3T4= 1. La salida D3del decodificador de operaci6n se activa al
h m
. 1;
-
C.. r
Figufa 5-7
Ejemplo de d a l e a de temporizaci6n de control.
final de la s&aI de temporizadón T2 Cuando la seííal de temporimci6n T4 x activa, también lo hace la salida de la compueita AND que implanta la funcibn de control D3T4EBta &al se aplica a la entrada CLR de SC. En la siguiente transición de reloj positiva (la marcada con Tpen el diagrama) el contador se pasa a O. Esto hace que ce active la M a l de ternprización Toen I lugar de Tg,que podria activarse si SC se incrementara en lugar de borrarse. Un ciclo de lectura o de escritura se inic-iar6 con un flanco ascendente de una seÍia1 de temporizacibn. Se considerará que el tiempo de un ciclo de memoria es menor que un tiempo de ciclo de reloj. De acuerdo con esta suposición, un ciclo de lectura o de m i t u r a iniciado por una señal de temporizaci6n se temiinard cuand~el siguiente pulso de reloj llegue a su posici6n de transición positivi. Despu&, se usar4 la transicibn de reloj para cargar Ia palabra de memoria en un registro. Esta relaci6n de temporización no es vilida en muchas computadoras porque el tiempo del ciclo de memoria, por lo general dura más que el ciclo del reloj del prwesador, En tal caso es necesario proporcionar ciclos de espera en el procesador hasta que este disponible la palabra de memoria. Para facilikr la presentacih, consi-
+
deraranos que un periodo de espera no ea necesario en la computadora bdsica. Para comprender pof completo la operaeion de la computadora, es crucial entender la relacibn de temporizaci6n entre la transición de reloj y las &ec de temporización. Por ejemplo, el enunciado de transferencia de
4-
To; AR .+ PC .
especifica una transferencia del contenido de PC a AR, si estA activa la sefial de temporizaci6n Toa Tpestá activa durante todo un intervalo de ciclo de reloj. Durante este tiempo, el contenido de-PC se coloca dentro del bus (con S$,S, = 010) y &.habilita la entrada LD (cargar) de AR. La transferencia real no murre hasta el final del ciclo de reloj, cuando el reloj Uega a una hansitidi positiva. Esta misma tansici6n -de reloj positiva inrrementa el contador secuencia1 SC de 0000 a 0001. El siguiente ciclo de reloj tiene a TI activo y Toinactivo.
5-5
Ciclo de Instrucci6n
Un programa
residente en la unidad de memoria de la computadora estA fomiad&por una secuencia de instrucciones. El programa se ejecuta en la computa'$ora rebtrlendo un del0 para cada instmcci6n. A su vez, cada ciclo de instrucción se divide en UM SBZIE& de subciclos o fases. En la computadora básica cada ciclo de instmcci6n consiste en las siguientes fases:
1. Buscar ,una instt.ucci6n de la memoria.
2. ~ e c a d i l i ~laainstrueeibn, ~ 3. k r la direcci6n efectiva de la memoria si la instrucción tiene una dimci6n indirecta. 4. Ejecutar la insQ~cci6n. Cuando se termina el paso 4, el control rqresa al. paso 1 para buxar, decodificar y ejecutar Ia siguiente instrucci6n. Este proceso continúa en forma indefinida a menos que se encuentre una instniccihn HALT (alto).
Besqueda y decodificacihn AI principio, el contador de programa PC estái cargado can la d h c i 6 n de la primera instrucci6n del programa. El contador secuencia1 SC se borra a 0, proporcionandb 'una señal de temporizaci6n codificada TD. Despuds dk cada pulso de reloj, SC se incrementa en uno, para que las d a l e s de t~empoporizaci6nrecorran una secuencia To,TI, T, y as1 sucesivamente. Las mkrooperaciones para las fases de búsqueda y decodificaci6n
pueden esp~cificmsemediar& lw siguientes enunciados de transferencia de
registro.
Como 410AR estd conectada a las entradas de dkeccionamiento de la memoria, es necesario transferir la direcci6n del PC a AR durante la transicibn de reloj asociada con la sefial de temporlzaci6n To.Despuks, se coima la instrucción de leer de la memoria en el, registro de instniccibn presente IR, con la transicibn de reloj asociada a la s e h l de temporización Tp Ai mismo tiempo, PC se incrementa en uno a fin de preparar para la dhixci6n de la siguiente instruccidn en el programa. En el tiempo Ta,se decodifica el código de operaci6n en IR, el bit indirecto se transfiere al flip-fiop X y la parte de la d k a b n de b instnicci6n se transfiere a AR. N 6 b e que SC se herementa deapub de cada pulso de reloj para producir la secuencia Tb TI Y TP La figura 5-8 muestra c6mo se implantan los primeros dos enunciados de transferencia de registro en el canal del sistema de bus. Con el fui de proporcionar la trayectoria de datos para Ia transferencia de1 PC a AR, se debe aplicar ^a S-1 de temporizaci6n Topara obtener la siguiente conexi6n:
.
1. Colocar el contenido del PC dentro del bus al hacer que las entradas de selecci6n de bus S$lSD sean iguales a 010. 2. Transferir, el contenido del bw a AR al habilitar la entrada LD de
AR. La siguiente transicibn de reloj inicia la transferendia de PC a AR porque Tg = 1. Para cumplir el segundo enunciado
T,,con el fin de proporcionar las conexiones siguientes en el canal del sistema de bus. es necesario usar la 4 de kmporizaci6n
,
1. Habilitar la entrada de lectura de la memoria. 2 Colocar e1 contenido de Ia memoria dentro del bus al hacer que S$,S, = 111. 3. Transferir el contenido del bus a IR al habilitar la entrada LD de IR. 4. Incrementar PC al habilitar la entrada INR de PC.
La siguiente transici6n de reloj inicia Ias operaciones de leer e incrementar porque TI= 1.
TI
-
S2
To
SI Bus
-= so
-
7
Unldad de rnemdria
L
Direcdn II
h r .
AR
A
E-
1
I :2
PC
t
m
=
5
LD
m01 h s comían
Figura 5-8 Transferencias de registro para la fase de biisqueda.
La figura 5-8 duplica una parte del canal del sistema de bus y muestra. TIa las entradas de control de los registros, la memoria y las entradas de seTecci5n del bus. En el diagrama se incluyen mriltiple compuertas OK de entrada,porque hay otras funciones de control que iniciardn operaciones similares. c6mo están conectadas Toy
Determinadbn del tipo de instrucción La señal de temporizaci6n que est4 activa después de la decodifkacidn es T3.Durante el tiempo T3 la unidad de controI determina el tipo de instruc-
ci6n que se acaba de leer de la memoria. El diagrama de flujo de la figura 5 9 presenta una configuracih inicial para el ciclo de insttucci6n y muestra c b m ~d control detemiina el tipo de hstrueei6n despub de la d d i f i c a ci6n. Los tres tipos de instniccibn p i b k de, que se dispone en la cornputadora básica se especifican en la f i a 5-5. ta salida del decodificador D7es.igual a 1 si el código de operacihn es igud a1 111 binario. Por la figura 5 5 determinamos que si 4 = 1, la Figura 5 9 Tabla de flujo para el ciclo de instrricci6n (configuracibn inicial).
AR t PC -
f
T
IRc-MIAR], P C t P C + 1
T2
11
CMigo de op-ción de decodificaci6n en IR(12-14) M tIR(0-11), I e I R ( 1 5 )
Ir
= 0 (Merenda a memorla)
(Regiiiiro o ]/O) = 1
1I
1I
(indlrwto) = 1
@/O} = 1
1r
Ti
Ir
T3
r
T3
Ir
L
Q€cuhrla inslruccion de entmda-salida SCtO
Ejmtar 1a Instniccibn de refmncla a registro SC+O
1
Nada
AR t MARI
II
11
i$xutar la iMnruccibn de referencia a memoria
SC+O 1I
T3
in4tAcci6n debe W dé1 tipo de referéricia a registro 'o de entrada-salida. Si
'& =' O, el c6digo de bperaci6n debe ser:una de bs otros siete valores de
I
direccibfl fnd+ecta
000 a 1'18; -e~peificandouna insfrucci6n de 'refemncB a memoria. 'Despu4s d control r&vihel valor del primer bit de la irrstnicci6n, el cual está ahora disponible en el fl*ip"fio I.pSi V7 = 0 e I = 1, tamos una instru~ci6nde referencia a mdofia con m direccionamiento ' h d h t o . Entonces es necesarlo leer. Int dirección efettiqa de h memoria. La microoperacibn para la condici6n de direccionamiento indirecto se puede &presentar mediante e!
enunciado de transferencia de registros
Al principio AR cbntíene la parte de duecci6n de h instrucci6n. Esta direcci6n se utiliza durante la instrucci6n de Iechira de meborla. Ia palabra en la dirección proporcierrada por AR se lee de la memoria y se colma en el bus común. b p u & s , se habita la entrada LD de AR, para recibir la d k c i 6 n indirecta que reside en los 12 bits menos significativos de la palabra de memoria. b s tres tip& de instrucciones se subdividen en cuatro hayectorias separadas. La o p r a c i h seleccionada se activa con la transicibn de reloj asociada con la seña1 de temporizaci6n T3 Esto puede representarse como sigue:
lT3: AR + M [ARJ Dj11T3: Nada .D711T3: Ejecutar una instrucci6n de referencia &%: Ejecutar una instrucción de entrada salida
,
--
Cuando se-encuenirauna instrucciin de referencia a mkoria con I = O no es necesario hacer nada porque la direccibn efectiva ya est6 en AR. Si ernharo, el contador secuencia1 SC debe incrementar& cuando D1?T3= 1, para que pueda continuarse la ejeeuai6m de-la instrucici6n de referencia a memotia con la variable de temporización 1;.Puede ejkutarse una instnicci6n &e referencia a registro o de entrada-salida mediante el reloj asociado con la señal de brnporbaci6n T3.Después de ejecutarse la uistnicci6n, se horra SC a O y el control regresa a la fase de bFtsqueda con To= 1. N 6 k e que d contador secuencia1 SC se incremenb o se borra a O con cada i!kansicibn de reloj positiva. Adoptaremos la n o h a de que si SC se incre&nta, no escribirembs el enunciado SC *SC f 1, pero estar6 implícito que el Antro1 pasa a ia siguiente señal de temporizaci6n en secuencia. Cuando se va a borrar SC, incluiremos el enynciado SC 0. Las transfemcias de registros necesarias para la ejecuci6n de las btrucciones de referencia a registros se presentan -enesta secci6n. En la siguiente e i 6 n se explican las instrucciones de refemcia a memoria. Las imtructiones de entrqda-salida se incluyen eri la Secci6n 5-7.
-
-
Insbcciones de referencia a registros El control reconoce las instrucciones de referencia a registros cuando D7 = 1 e' 1 O. Estas i n s ~ c c i ~ n eutflizan s los bits del O al 11 del caigo de instrucci6n para especificar una de las 12 instrucciones. Estos 12 bits estiin disponibles en IR(0-11). Tambibn se transfirieron a AR durante el tiempo ;r2. Las hnciones de csntrol y las micmperaciones para las instnicciones de referencia a registro se listan m la tabla 53. Estas instrucciones se ejecutan con la transición de reloj asociada con Ia variable de temporizaci6n T3 Cada función de control necesita la relaci6n bmleana D7i'T3 la cual, por conveniencia, representaremos con el símbalo r. La función de control se disthgue.por uno de los bits en iR (0-11). Ai asignar el símbolo Bl al bit i de IR, todas las fimcionea de control ce pueden representar con sencillez mediante rB,. Por ejemplo, la instruccibn CLA tiene él cddigo hexadecimal 7800 (vdase la tabla 5-Z), el cual, da el b M o equivalente O111 1OOO 0000 axio. El primer bit es un cero y es equivalente a P. Los siguienb tres bits constituyen el código de operación y se reconocen de la salida del decodificador &. El bit 11 en 1R es 1 y se reconoce de Blp La funci6n de control que inicia la rnicrooperaci6n para esta instrucci6n es D71rTJBll= rBIp Ia ejecucih de una inshucci6n de rbferencia a registro se termina en el tiempo T3. El contador mencial SC se borra a O y el control regresa a buscar la siguiente instniceibn con la seiial de temporizacibn Ta Las primeras siete instrucdanes de referencia a registro ejecutan las rnicrooperaciones de borrar, compiementa~,corrimiento circular e incrementar sobre los registros AC o E. Las siguientes cuatro instrucciones provocan un brinco de la siguiente instrucción en rmuencia cuando se satisface una condición esbb1ec:ida. La Instrucci6n de brinco se ejecuta al TABLA 5-3 Ejecución de instuccionesde referencia a registro D71rT3 = r (comírn a todas las instmcciones de referencia a registro) IR(i) = B, [el bit en IR (0-11) que especifica la operacidn]
CLA
r:
SC
t
Y&,:
AC
t
rB,: rB, CME rB; CIR Y& CLE
CMA CiL
rB,:
iNC rB,: SPA rB,: SNA rB, SZ4
rB,:
SZE
Y&:
mi'
rB,:
-
Borrar SC
O
Borrar AC E O Borrar E AC + A 7 CarnplementarAC E+E Complementar E AC t. shr AC,ACb5) E, E r- AC@)C h I a r a la deredia AC + shl AC, AC(0) E, E t. AC('i5) Cinnilar a la izquierda AC AC+1 incrementar AC Si (AC(15,) = O) entonces (PC PC + 1) Brincar si es positivo Si (AC(15) = 1)entonces (PC + PC + 1) Brincar si es negativo Si (AC = O) entonces (PC PC + 1) Brincar si AC es cero Si (E O) entonces (FC + PC t 1) Brincar si E es cero S .- O (S es un flip-flop de inicioalto) Detener la computachm
-
O
-
+
+
incrementar PC una vez mAs (ailemZis, se .incrementa durante la fase de b b q e d a 'eir d tiempo Td. Las enunciados de con& de condicibn deben reconcomo pafte.de las cd¿lciones de control. AC es positivo cuando el bit de signo en AC(í5) = O; es negativo cuando ACt15) = 1. El contenido ,deAC es cero (JC = 0) todos los flip-flops del registro son c m . La insfrucci6n FKT borra un flip-flop de inicioalto S y detiene el funcionamiento de1 contador secuencial.Para restalilla opwacih de la computadora, el fiip-fiop itiicio-alto d e h iniciarse eñ forma manual.
5-6
d i m i d n eJectfata
Instrucciones de referencia a memoria
Para especificar las micraapraciones que se requieren para la qecucibn de cada Instmcd&n, es necesario que la funci6n que se pretende ejecutar se defina con pmisi6n. Al revisar la tabb 5-2, en la cual se Iistan las instrucciones, enconkamos que algunas tienen una d d p c i b n ambigua. Esto se debe a que, por io generaI, la &plicaci&nde una insímcci6n con palabras es extensa y no hay espacio disponible en la tabla para su explicacidn. Ahora mostrammae; que la función de las instrucciones de referencia a memoria puede definirte m forma precisa mediante la notaci6n de transferencia a registros. La tabia 5-4 lista las siete instrucciones de referencia a memoria. La salida decodificada Di para i = 0, 1, 2, 3, 4, 5 y 6 del decodificador de operacibn que pertenece a cada instrucción se incluye en la tabla. La di=ci6n efectiva de Ia instruccidn estd en el registro de direccionamiento AR y se colocb ahí durante la señal de Zemporkri6n TZcuando I = O o durante la serial de temporizacibn T3cuando I = 1. La ejecucidn de las instrucciones de referencia a memoria comienza con la señal de temporizacihn T4 La descripci6n simbólica de cada instrucci6n se especifica en la tabla en Mnos de notaci6n de transferencia de registros. ts ejecución mal de la inatrucción en el canal del sistema de bus requerirá una secuencia de microoperaTABLA M Tnshucciories de referencia a memoria Decodificad~r Shbolo de operación
AND 4DD
Do *'DI
LDA
Dz
STA
D3
BUN BSA
Dk Ds
ISZ
a
Dpsc~ipci6ne W 1 i c a
AC +AC A MIAR] AC*-AC + M[AR], E e C , , ACt@kIR] M[AR] tAC PC+AR M[Al?l+$T, PC+AR + 1 M[AR]c-'M[AR]+ 1, Si MIAR] + 1 = O entonces PC c
5.6
Instruccimm de referencia a memoria
ciones. Esto es porque los datos almamad= en la memoria no pueden procesame en forma directa. los datos deben pasarse de la memoria a un registm donde pueden ser operados sobre circuitos lbgiros. Ahora explicamos la operacih de cada instrueei6n y hacemos una h t a de las funciones de control y microaperaciones necesarias para su ejecucibn. Al final de esta seccibn se presenta un diagrama de flujo que resume todas las mimooperaciones.
Ejeaci6n de la instnieei6n AND a AC Esta es una instruccidn qkejecuta la operacibn l&gicaAND sobre pares de bits en AC y la palabra de memoria especificada mediante la dirección efectiva. El resultado de la operaci6n w transfiere a AC. Las micmperaciones que ejecuta e~ta~instmccibn son:
La funcibn de control para
esta htrucci6n utiliza el demdificador de ope racibn Do porque la salida del decodificador estd activa cuando la instrucción tiene una operaci6n AND cuyo valor de código binarib es 000. Se necesitan dos d e s de temporizaci6n para ejecutar la insfmrci6n. La transicibn de reloj asmiada con la señal de temporhci6n T4transfiere el operando de la -aria dentro de DR. La transicihi de reloj asrreiada con la siguiente señal de ternporkciibn &nsfiere a AC el resultado de la operación lógica AND entre el contenido de DR y AC. La misma transicidn de reloj pasa SC a O, al transferir el cohtrol a la seiíal de Wporizacibn To para comenzar un nuevo ciclo de instruccibn.
Ejecucihn &e la+instnrCnbnADD a AC Esta instruccibn suma el contenido de la palabra de memoria especificada por la dked6n @fectiv¿i al valor de AC. La suma se transfiere dentro de AC y el acarreo de>salida Cd se transfiere al flip-flop E [extenssn del acumulador). Las mictooperaciones para 'qsuhrla instrueddn son DITi: DR + M[AR] 4%:AC + A C f DR, E * C M
SC + O
Se usan otra vez las mismas dos seílales de temporizacibn, T4y Tg pero con el decodificadar de operacibn DIen lugar de Do el cual se utilizó para la inistrucmn AND. Después de que se busea la instnioeidn en la memoria y se decodifica, sbln estará activa una salida del derodíficador de operación y esa salida determina La secuencia de micmperaciones que sigue el control durante la ejecución de la instrucción de referencia a memoria.
LIJA: Cargar a AC Esta instrucción transfiere la palabra de memoria especificada por h dirección efectiva a AC. Las microoperaciones necesarias para ejerutar esta instnicci6n son
Al revisar el canal del sistema de bus mostrado en la figura 5-4 notames que no hay una trayectoria directa d d e el bus h s t a AC. El circuito sumador y Iógico m i b e informad6n de DK la cuaI puede transferirse a AC. Por lo tanto, primero a necesario llevar la palabra de memoria a DR y después transferir el contenido de DR a AC. La raz&npara no conectar el bus a Ias entradas de AC es el retraso que se encuentra en el circuito sumador y 16gico. Se considera que d tiempo que toma leer en h memoria y transferir la palabra a travb del bus y el circuito sumador y 16gico es mayor que el tiempo de un ciclo de reloj. Al no condar el bus a hs entradas de AC pakmos mantener un ciclo de reloj por micrmperaci6n.
STA: Almacenar AC üsta inskucci6n almacena el contenido de AC en la palabra de memoria especificada por la dhecu6n efectiva. Como la salida de AC se aplica al bus y la entrada de datos de la memoria estA conectada al bus, podemos ejecutar. esta uistnicci6n con una micreeracibn: QT4:
M[AR] t AC, SC
+O
BUN: Brinco incondicional Esta instrucci6n transfiere el control del programa a la instniccibn espeeificada por d i i 6 n efediva. Debe recordarse que PC contiene la inshucci6n
de la dimcibn que se va a leer de la memoria en el siguiente ciclo de instFuccidn. PC se inere~enta en el tiempo TI para prepararlo para la dii.eeei6n de la siguiente instruccih en h secuencia del programa. La iristnicci6n BUN permite que el programador especifique una instrucción fuera de secuencia y se dice que el programa se brinca de manera incondicional. Esta instnzccibn se ejecuta con una ~ ~ e r a c i 6 n :
La d-ihn efectiva de AR se transfiere por el bus comiln al PC. Al mtableeer SC a Q se transfiere el control a To.Después ce busea y se ejecuta la siguiente instrucción de la direccih de meinoria proporcionada por d nuevo valor en PC.
!S~@N 5-6 Instrucciones de
157
kfemwia a memoria
BSA: Brincar y guardar la direcci6n de retorno Esta instniccibn es tltd para brincar hacia una porci6n del programa llamada subrutina o procedimiento. Cuando se ejecuta, la instruccibn BSA almacena la di&& de b siguiente,insktuccibn en secuencia (la cual esta disponible en PC) dentro de una pmiei6n de la memoria especificada por la direcci6n efectiva. La dimci6n efectiva mAs uno se transfiere'despuésa PC para seniir como la direccibri de la primera hstrucci6n en la subrutina. Esta operación se especificb en la tabla 5-4 con la siguiente transferencia de registro: M [ A R ] t PC, K
. dimccidn d t ptnmo
+ AR
+1
Un ejemplo nurndrico que muestra cómo se usa esta instnicci6n con una subrutina aparece en la figura 55-10. Se considera que la instnicci6n BSA estd en la memoria en la dirección 20. El bit 1 es O y la parte de la dirección de la instnicci6n time el eq,uivalentebbrio de 135. Después de las fases de biiaqiiaquda y dwdificación, PC contiene 21, que es la direccidn de la siguiente inshzieci6n en el programa (demiminada dirección de refmo). AR contiene la direcci6n efectiva 1% Esta se muestra en la parte (a) de la figura. La instmcci6n BSA ejecuta Ia siguiente operacihn numérica:
E1 resultado
de esta operacidn se muestra en la parte @) de la figura. La d'wocibn de retorno 21 se almacena en la localidad de memoria 135 y el control continúa con d programa de subnitina que comienza desde la direeei6n 136. El regreso al programa original (y la di~eccibn21) se consigue Figura 510 Epplo de la ejecuci6n de la instruccidn BSA. Memoria O
BSA
Memoda
135
Siguiente instrucción
S~ibrutina
I
1 BUM
135
O
BSA
135
1
Sigifente i ~ ~ ~ t r u m b
mediante una instrucción BUN mind-ta, colocada al h a 1 de la subrutina. Cuando se ejecuta esta btmcd6h d mnml regresa a la fase indimta para leer la dire&& kktim en la lkalidad 135, donde encuentra la dimi6n 21 que se guardb antes. -15:úando se ejecuta .la instrucción BUN, la direcci6n efecti'va 21 se 'transfiere a PC. El siguiente cfcio de la instnrcci6n encuentra PC rion el valor 21, por lo que el' control sigue ejecutando la instrucci6n en la direccibn de retorno. Por lo general, la imhxei6n BSPr ejecuta la hnci6n que se denomina llamada a subrutina. La inskucci6n BUN indirecta al final de la subrutina ejecuta la función que se denomina retomo de la subrutina. En la mayoría de las mputadoras comerciales, la dirección de retorno asociada con una subrutina se dmaana. en un regÍstra de procesador o en una porción de la memoria Ikrnada pila (stack). Esto se analiza más adeiante con mayor detalle en la secci6n 8-7. No e~ posihle ejecutar lai operacibn de la Instmcci6n BSA en un ciclo de mloj m d o se u t i l i el bus del sistema de la computadora bgsica. Para usar en h a adecuada, la memoria y d bus, la inetniai6n BSA debe ejecutarse con una ~ e n c i de a dos microopraciones:
D5T4: M[ARJ + PC, AR t AR D5T5: PC + M , SC + O
+1
La aeñd de tmprhaci6n Tk inicia una operad611de escribir en memoria, colma el a t e n i d o del PC dentro del bus, y habilita la entrada iNR de AR. La operacidn de escribir eñ memoria $e tmpleb y AR se incrementa cuando ocurre la siguiente trawición de reloj. El bus se utiliza en T5para transferir eI contenido de AR a PC.
ISZ: Incrementa y brinca si es cero Esta insinicci6n incrementa la palabra especificada por la direccihn efectiva y, si el valor incmnentado es igual a O, PC se incrementa en 1. El programador por lo general almacena un número negativo (en complemento a 2) en la palabra de memoria. Como =te valor negativo se incrementa una y otra vez en uno, eventualmente alcanza el valor de cero. 13n ese momento,PC se incrementa en uno para saltar la siguiente instnicci6n en el programa. Como no es posible incrementar una palabra dentro de la memoria, es necesario leer la palabra dentro de DR, incrementar DR y almacenar otra vez la palabra en la memoria, Esto se hace con la siguiente -uencia de micmoperaciones:
D6T4: DR D6T5:DR
t.MIAR]
DR + 1 D6Td MIAR] + DR, si (DR = 0) entonces (PC + PC
+ 11,
SC t O
S E C U ~5 4 instrucciones de referencia a memoria
159
Diagrama de flujo de control En la figura 5-11 se muestra un diagrama de flujo que muestra
todas las micmperaciones para la ejecucidn de las siete instrucciones de referencia a memoria. Las funciones de control se i d c a n eh la parte superior de cada bloque, Las microoperaciones que se ejecutan durante los tiempos T4 T5 O T6 dependen del valor del &digo de la operacihn. Esto se indica en el diagrama de flujo mediante seis trayectorias diferentes, una de las males
Figura 5-11 Tabla de flujo para instrucciom de referencia a memoria. Instruccibn k r e f e ~ l apmemorla
AaI3
AND
lf
Do4
D0T5
ACtACADR SCtO
BUN
STA
LDA
11
11134
Ir
D2Td
DR t M [MAR]
DR +MIAR] tr
ir
'
r
85A
1
AC
-
'
D2T5 DR
i-
SCtO
ISZ
nb7
I
4T.I
M [AR] t AC SCtO
DlT5
ACtAC+DR E tCd SCtO
lr
r D6T6
M [M]t DR Si (DI? = 0) Entoiraep(PCtPC+ 1)
sc4-o
toma eI control después de que se d e c d i c a la instrucci6n. En cada caso, el contador secuencia1 SC se barra a O can la Siltima señal de temporizacibn. Esto provoca una kransdel control a la señal de temporizaci6n To para qw qomience el siguiente ciclo de instruccibn. N6tese que d o necesibrnos siete h l e s de temporización para tar la instnicci6n m49 larga @Z). La computadora puede disefiarse con un contador secuencia1 de 3 bits. La razbn para utilizar un contador de 4 bits para SC es proporcionar seÍta1es de tempohci6n adicionales para otras instrucciones que se p m t a n en la sección de problemas.
Una computadora no puede tener un propósito 6til a menos que 8e comunique con un ambiente externo. Las instrucciones y los datos almacenados en la memoria deben pmvenir de algún dispositivo de entrada. Los multados computacionales deben transmitirse al usuario mediante algún dispositivo de salida. h s computadoras comerciales incluyen muchos tipos de dispositivos de entrada y salida. Para mostrar la mayor park de bs reque bientos bdsicos para comunieacibn de entrada y salida, utilizaremos como
ejemplo una unidad tednal con un teclado e impresora. La organizacibn de la entrada-salida se analiza más adelante en el capítulo 11. Configuraci6n de entrada-salda
regisiro de entrada
La terminal envía y recibe información serial. Cada cantidad de informacibn tiene ocho bits de un c6digo alfanumérico. La informacidn serial del teclado se cambió dentro del registro de entrada INPR. La información serial para la impresora se almacena en el registro de salida OUTR. Estos dos registros comunican en forma serial con una interfaz de comunicaci6n y con el AC en paralelo. La configuración de entrada-salida se muestra en Ia figura 5-12. La interfaz que transmite recibe información serial del teclado y la transmite a INPR. La interfaz que recibe acepta infomaci6n de OUTR y la envía en forma serial a la impresora. La operacibn de la interfaz de comunicación cena1 se explica en la secci6n 11-3. El registro de entrada INPR consta de ocho bits y contiene inforrnaci6n de entrada alfanum~rica.La bandera de entrada de 1 bit FGI es un flipflop de control. El bit de la bandera se activa en 1 cuando hay disponible informacidn nueva en el dispositivo de entrada y se desactiva a O cuando Ia computadora acepta la informacibn. La bandera es necesaria para sincronizar la diferencia de la velocidad de temporizacibn entre el dispositivo de entrada y la computadora. El p m s o de transferencia de informaci6n es como sigue. Al principio, Ia bandera de entrada FGI se desactiva a O. Cuando se oprime una tecla en el teclado, se ejecuta un corrimiento sobre un ckiigo alfanumérico de 8 bits dentro de INPR y la bandera de entrada FGI se inicia
Registros de *computadora
Y fl~pnops
Impmora
Interfaz
.=
OUTR
-
-
r
Teclado
registm de salidri
L
Int& transmiswa
en 1. Mientras la bandera estd en uno, no puede cambiarse la infonnacih en INPR al oprimir otra teda. La computadora comprueba el bit de la bandera; si es 1, la infomci6n de INPR se t r d r e en paraielo dentro de AC y FGI se reinicia a O. Una vez que se desactiva la bandera, puede i n t r a d u b informacihn nuwa dentro de N P R al oprimir otra teda. El registro de salida OUTR funciona en forma similar pero la d-bn del flujo de irdoma& está invertida. Ai principio la bandera de salida FGO se activa m 1. ta computadora comprueba el bit de la bandera; si es 1, la infonnaci6n de AC se transfiere en paralelo a OUTR y FGO se desactivá a O. El dispositivo de salida acepta la infomacibn codificada, imprime el carácter correspondienk, y cuando se S e i n a la operaci6n activa FGO en 1. h computadora no carga un nuevo car-r en OUTR cuando FGO es O porque esta condición indica que el dispwitivo de salida se encwntra en el pniceso de imprimir el carácter.
Instrucciones entradaealida Se necesitan irlstrucciones de ehtrada y salida para transferir información hacia y d d e el registro AC, para comprobar los bits de bandera, y para controlar la opci6n de interrupci6n. Las instrucciones de entrada-salida
Ciclo de instruccibn
=I
O
Ciclo de intemipA6n
1
ir
Almacenar
I n s i d n para busmr y demdtlicar
dlrm3ón de retorno en la posicibn O
M
[O] +- PC
I
Ejecutar Instnicci6n
W f m r a la posicibn 1 PCc1
I IEN t O R t O
=O ir
7 1
R t l I
f
1r
1
'
3
r
f
Figura 5 4 3 Tabla de fiujo para el d o dc intcrrupiów
un registro de proceaador, una pila de memoria, o una posici6n de memoria Aquí la localidad de memoria en la direccibn O como l u w para almacenar la dirección de retorno. Despuk el control inserta la localidad 1 dentro del PC y a b i l i t a IEN y R .para que no puedan murrir m& intermpciohes hasta que se haya atendida la solicitud de i n b mipcidn de la bandera. Un ejemplo que mwtra lo que sucede durante d ciclo de intenipci6n aparece en la figura 5-14. Supongamas que ocurre una interrupci6n y R se inicia en 1 mientras el control está ejecutando la instrucción en la direcci6n 255. En este momentu) la d k & n de retorno 256 está en PC. Ei programador ha colocado previamente un programa de sewicio de entrada-salida en Ia memoria comenzando en la direccibn 1120, y. una instruccibn BUN 1120 m la dirección 1. Esto se muestra en la figura 514(a). Cuando el control danza la seítal de temporhci6n Toy encuenha que R = 1, prmede ewi el ciclo de hkmrpciibn. El contenido del PC(256)se ahnacaa en la localidad de memoria O, PC se inicia en 1, y R se rrinicia a O.
+ea.
Memoria
(a) Anta de la Miempclón
(b) W p u b dd ciclo de intempci6n
Figura 5-14 Ejemplo del &lo de interrupcibn.
Al comienzo del siguiente cicIo de inshuccibn, la instrucci6n que se lee de la memoria esta. en la dirección 1 porque &te es el contenido de PC. La instrucci6n de brinco en Ia dkwibn 1 hate que el programa se transfiera al programa de servicio de entrada-mlida en ia dimcidn 1120. Este programa cornprueba las banderas, determina cual bandera está en uno y después transfiere la información de entrada o salida requerida. Una vez que hace esto, 8e ejecuta la insEtucci6n ION para activar IEN en 1 (para habiiitar interrupciones posteriores), y el programa regresa a la posici6n en la cual fue interrumpido. Esto se muestra en la figura 5-14(b). La Xnstrucci6n que regresa a h computadora al Iugar original en el proarama p b i p a l es una in$tnirni6n.de brinco indbzto, con una parte de dimi611de O. Esta instrucci6n se coloca al final del programa de servicio de entrada-&ida. Despub de que esta instrucciSn se lee de Ia memoria durante b fase de búsqueda, el control va a la fase indirecta (porque I = 1) para leer la direcci6n efectiva, La direccidn efectiva esta en la p i c i 6 n b y es la dirección de retorno que se almacm6 ahi durante el ciclo de interrup-
cibq previo, ta ejecuadn de h instrucci6n B ü N indirecta da como resultado la colocaci6n dentro de FC de la dimi6n de retorno en h localidad 0. Ciclo de int-pcibn
Ahora esbmos preparados para listar ks enunciados de tractshcia de registros para el ciclo de intmupci6n. E1 ciclo de interrupcidn se inicia d q u & de la última fa= de ejecucibn sí el fiip-flop R de interrupción es igual a 1. &te flip-flop se activa en 1 si IEN = 1 y si FGI o FGO son iguales a 1. Esto puede suceder con cualquier transici6n de rdoj excepto cuando las
166
W m Organizacih y diseiio de computadoras
sefíalesde temporizacibn Tw Tb o T2estZln activas. La condici6n para activar el fipflop R en 1 puede expresarse con el siguiente enunciado de transferencia de registro:
TJTíTi(lEN)(FGI + FGO): R +1
modifiacidn de la frise de búsqueda
+
entre FGI y FGO en la huici6n de control representa una funcibn OR 16gica. A esto se a p k a la funci6n AND con IEN y r0','I'G. Ahora modificaremos las fases de bdsqueda y decodificacidn del ciclo de instniccibn. En lugar de d o usar las d a l e s de temporizaci6n To,Tp y T2(como se muestra en la figura 5-9) aplicaremos la hnci6n AND con R' a las tres señales de bemporizaci6n para que las fases de búsqueda y de decodificaci6n se reconozcan de las tres funciones de control R'T& R'Tl y R'T2. Za razbn para hacer esto es que el tiempo en que se ejecuta la instruccidn y SC se borra a O, el control recorre una fase de biisqueda s610 si R = 0. De otra manera si R = 1, el control reromera un cicIo de instrucci6n. E1 ciclo de interrupción almacena la di-n de retorno (disponible en PC) dentro de h posici6n de memoria O, modifica a la posición de memoria 1, y desactiva IEN, R y SC a O. Esto puede hacerse con la siguiente secuencia de
Bi símbolo
micmpraciones:
Durante la primera M a l de temporización se borra AR a O, y el contenido de PC se transfiere al reghtro temporal TR. Con la segunda seiZEal de temporizaci6n, la direeeibn de retorno & almacena en la memoria en Ia posicibn O y PC se carga a O. La kercera sefial de temporizacibn incrementa PC a 1, desactiva IEN y R, y el'control regresa a Toa b n a r SC a O. El inicio del siguiente cielo de insItriccidn tiene la condicibn RT, y el contenido de PC es igual a 1. Después el control recorre un ciclo de instrucci6n que busca y ejecuta la instnickión BUN en la lacalidad 1.
5-8 diagrnma de flujo
para in compwtudorn brisica
Descripción completa de una computadora
En la figura 5-15 se muestra el último diagrama de flujo del ciclo de instrucción, incluyendo un ciclo de intermpci6n para la computadora básica. Ei flipflop de interrupcihn R puede iniciarse en cualquier momento durante las fases indirecta o de ejecucibn. El control regresa a la &al de temporización Todespuds de que SC se borra a O. Si R = 1, la computadora qecuta un ciclo de intempci6n. Si R = O, la compubdora ejecuta un ciclo de instruccibn. Si la initrucci6n de referencia a memoria, la computadora comprueba primero si existe una direcci6n indirecta y despuk continúa ejecutando la
5 8 DeSajpih
SEC-
167
compieta de una computadora
Inicio
SCtO.IEN t 0 , R t O I
(Ciclode lnstruccibn)
=O
= 1 (Ciclo de inwrrupcibn)
RTo
1r
1
I
AZP+PC 9 f
AR+O.TR+PC
R' TI M
[AR] t TR, PC t O
1
R' TZ
u
I
~ i s t r o o I / O ) =1
=O
( R e f e m a memorla) I
9 f
"
f
=O
=1
DflT3
" W'T3
Ejecutar
Ejecutar
la instrucción de
la instruccibn de:
eniradasalida
refereocia a regiritm
(tzibhA-5)
RT2
P C t P C + 1, IEN+O RtO,SC+O
AR+IR(O-ll), ItIR(15) Do ..-D7 t k d i c a r iR (12 - 14)
Q/O)
RTI
1
IRcM[ARJ,PCtPC+l 11
RTD
r
~(tabh53)
1
'
(directo)
D'TI T3
AR t M[AR]
lr
Nada 1
i r
Ejmiar
la instrumibn de referencia a memorla (tabla $11) 11
Db71*T3
Y Figura 515 Tabla de flujo para la operación de una mmputadora.
instrucción decodificada de acuerdo con la tabla de fIujo de la figura 5-11. Si Ia instrucci6n es de referencia a registro se ejecuta con una de las microopmaciones listadas en la tabla 5-3. Si es una uistniccibn de entradasalida, se ejecuta con una de las micrmperaciones listadas en la tabla 5-5. En lugar die utilizar un diagrama de flujo, podemos d d i r la operaci6n de Ia computadora con una lista de enunciados de transferencia de registro. Esto se realiza al a~umulartodas las funciones de control y microoperaciones en una tabla. Las entradas se toman de las. figuras 5-11 y 515, y las tablas 5-3 y 5-5. Todas las funciones de control y micrmperaciones paka la computadora sé m m e n en la tabla S-6. Bii la tabla, los enunciados de transferencia de registros describen de manera concisa la organización interna de la computadora basica. Tambibn proporcionan la informaci6n necesaria para el diMo de los circuitos 16gicos de la computadora. ias funciones de control y los enunciados de control condicional que se listan en la tabla formuian las funciones booleanas para las compue- en la unidad de control. La lita de rnicrwperaciones especifica el tipo de entradas de control necesarias para los registros y la memoria. Un lenguaje de transferencia de registros es útil no 5610 para d e i r la organizaci6n interna de un sistema digítal, sino también para especificar los circuitos 16gicos necesarios para su -o.
59
Diseño de una computadora básica
La computadora básica consta de los siguients componentes de hardware:
1. Una unidad de memoria con 4096 palabras de 16 bits cada una 2. Nuwe registros: AR, PC, DRf AC, IR, TR,OUTR, lWPR y SC 3. Siete flip-fiops: 1, S, E, R, IEN, FGI y FGO 4. Dos decodificadores: un decodificador de operati611de 3 X 8 y un d d i c a d o r de temporizaci&nde 4 X 16 5. Un bus c o m h de 16 bits 6. Compuertas 16gicas de control 7. U n circuito sumadm y lñgico conectado a la entrada de AC
ha
+b
f -
Ia unidad de memoria es un componente estándar que puede obtener .secon facilidad en el mercado. Lm registros son de1 tipo que aparecen en la figura 2-11 y m similares al circdto integrado 74163: Las flipflops pueden ser del tipo D o JK, como se describen en la sección 1-6. tos dos decodificadores son componentes estandar sidlqres a los que se prexntan en la m i 6 n 2-2. El sistema de bus c o m h puede construirse con dieciséii multiplexores de 8 X 1 en Luia conf~guraciónsimilar a la que aparece en la figura 4-3. Ahora vamos a mostrar dmo dL&r las compuertas lógicas de control. La siguiente secciin se refiere al &fio del circuito sumador y 16gico d a d o c m AC.
m5-9
U de una mnpuiadma
TABLA M Funcionts de $~ntroI - a c i w
Reciipaar
R'To:
R'TI: Decodificar
R'T2:
intempei6n
D;ITa:
para la -putadora
169
básica
ARcPC (RtMfAR], P C ~ P C +1 DO,. .. , D,t J h d & c a r IR(12-14) AR +aR[o-ll), 2 tfR(1S) AIP tM [AR]
indireda: T8T;T;(IEN)(FCJ+FGO): R t l RFo: mto, TR+PC RTi: RTz:
M [ A R ] t T ñ , PC+O PC-PC+l, I E N t O , R t O , S C t O
-
R e f e a memoria.
DR +M[AR] ACtACADR, S C t O DR+M[ARJ
AND
DpTd: &TJ:
ADD
&T.: 4T5: AC+AC+ DR, E t C d SCrO 4T4: DR +MIAR] 4T5: A C t D R , SC+O DaT,: M[AR]+AC, SC +O
IDA STA BUN
D4T4:
BSA
:
ISZ
D6T.:
4Ts: DsTs: &Te:
PG-AA,
SCtO
MIAR] +PC, AR *AR + 1 P C t A R , SCcO DR +MIAR] DR +DR + 1 M(AR] tDR , Si (DR = O) E ~ ~ ~ w(PC Ec s PC
~efefenda'de registro:
CLA
CLE
m.4
&~'Ts r tR{iI=$,(i=O, SCt.0 AC+O Eco
toda5 las hkuccinmwi de && 1,2,
. 6
SZE
WLT
S60
ca INC SPA SNA SZA
SW SKO ION IOF
a qistros)
,111
E+E ~ c t s h AC, r A C { l S ) c E , E +AC(O) AC +shl AC, AC(0)+ E , E cAC(15) AC+AC + 1 If (AC(15) = O) entonces (PC+PC + 1) Ef (AC(l5) = 1) entonces (PC+PC f 1) I f ( A C = O ) enPC+PC + 1) if ( E = O) entonces ( P C t P C + 1)
CIR
INP OUT
SC +U
dC +E
CME
Entrada-saiida:
+ 11,
Mj= p (oomh ida^ las instnikbrm de enbada-salida) IR@) = W (i= 6,7,8,9,10,11) p: SCtQ pi¶ji: AC(CL7)t l N P R * FGl t O pBio: OUTR +AC(&7), FGO +O ~ B P : If(PGT=l)entonces(PCtPZ:+l) (PCtPC 1) pBa: If (FGO= 1) enpB,: IENtl
+
pB6:
@N+O
1 0' ii
CA-
finihd di! cm*ol
UNW
Organhci6n y d
i de computadoras
Compuertas lbgiclas de control EI diagrama de 'bloque de Ias compuehs 16@;ica$de control se muestra en la figura 54. tas en-6 de este c h i t o provienen de los dos demdiiado-, el f l i e p I y tos bita del O al 11 de IR. La5 otras entradas ldgicas de control son: AC del O al W para comprobar si AC = O y para detedar el bit de signo en AC(15); los bits DR del O al 15 para ebrhprobar si DR = O; y los valores de los siete flipflaps. Las salidas del circuito de l ó ~ i c ade control son:
l. Señales para controlar las entradas de los nueve registros. 2. Ceiíales para cantrohr las entradas de lmtura y escritura de la memoria. 3. %fíales para iniciar, borrar o complementar lm flip-flqs. 4. Wíab para S, SIy S, con el ñn de seleccioi.iar un +bu para el bus. 5. W l e s para controlar el circuito sumador y 16gh de AC.
Las es+cacwnes par8 las diversas d a l e s de control pueden obtenerse en forma directa de la lista de enunciados de transferencia de registros en Ia tabla 5 4 .
Control de registros y memoria de la computadora conectados a un sistema de bus común se muestran en la figura 5-4. Las entradas del control de registro son LD (cargar), INR (incrementar) y CLR (borrar). Supongamos que queremos derivar la estructura de compuerta asociada con las entradas de m n t d de AR. Revisamos la tabia 5-6 para encontrar todos los enunciados que no cambian
Los regis-
contenido de AR:
Los prberos tres enunciados specifican la transferencia de informaci6n de un registro o de la memoria a AR. El contenido del registra fuente de la memoria se coloca en el bus y el contenido del bus se transfiere a AR al habilitar la entrada de control LD.El cuarto enunciado b r r a AR a O, El Ziltimo enunciado incrementa AR en f . Las funciones de control pueden combinarse en ,tres funciones booleanas como sigue:
SECU~N5-9 Diseño
de una computadora
1n
donde LD(AR) es la entrada de carga de AR, CLR(AR) es la entrada de borrado de AR y iNR(AR) B la entrada de incrementar de AR. Las c m puertas 16gichs de m n b l asociadas con AR se muestran en la figura 5-16. En forma similar podemos derivar las compuerkas de control para los otros registros a1 igual que la lbgica necesaria para controlar Ias entradas de lectura y escritura de memoria. Las compuertas 16gicas amiadas con la entrada de lectura de memo& se infieren al revisat la tabla 54 para encMtrar 10s 'wnm:ciados que especifican una operacidn de lectura. ta operacirin de lectura se reconoce por el símbolo t MrAN.
La salida de las compuertas kgicas que implantan la expresi6n booleana deben conectarse a la entrada de Iechrra de la memoria.
Control de flipfiops únicos las compuertas .de control pata los siete Bip-flops pueden determinarse de manera similar. Por ejemplo, la tabh 5-6 muestra que IEN puede cambiar como resultado de las dos instrucciones ION e IOF.
donde p = D71T3> y Y7 y B6 son 10s bik 7 y 6 de IR, respectivamente. Por otra parte, al final del ciclo de interrupcidn IEN se tsorra a O. Figura 5-16 Compuerta de mirol asdadas con AR. 12
M e 1 bus
'r
AR
12 r
Hacia el bus
Si utiihmas un ffipflop J.K para IEN, la compuerta de control I6gica ser& coma la que aparece en la figura 5-17.
Control de un bus común
ñl bus c o m h de.16 bita que aparece en la figura 5 4 se controla mediante las entradas de ssleccibn S= SI y So. El n h r o denmal que aparece con cada entrada de bus especifica el nfimero binario equivalente que debe aplicarse a la entrada de seleccibn para elegir el ~egistrocorrespondiente.La tabla 5-7 especifica los númem binarios para S2S,So que seleccionan cada registro. Cada ndmero binario está asociado con una variable booleana x, hasta x7, que corresponde a la estructura de compuerh que debe estar activa para wleccionar el registro o la memoria para el bus. Por ejemplo, cuando x, = 1, el valor de S$iSo debe ser O1 y se seleccionara la salida de A R para el bus. La tabla 5-7 se reconme como la tabla de verdad de un codificador biario. La ubicaci6n del codificadar en las entradas de la lógica de selecei6n de bus ce muestra en la figura 5-18. Las funciones boolenas para el codificador son
Con el fin de determinar la lógica para cada entrada de codifieador a necesario encontrar las funciones del control que colocan los registros correspondientes dentro del bus. Por ejemplo, para encontrar la 16gica que hace x1 = 1, revisarnos todos los enunciados de transferencia de registros de la tabla 5-6 y tomamos aquellss que timen AR como fuente.
Por lo tanto, la fqncibn booleana para x, es Figura Sr17 Eniradas de control para IEN.
-IEN
TABLA 5-7: Codificadorpata drcuibde e l &
de bus
Ninguno
AR
PC DR AC IR
TR Memoria
Se selecciona la salida de datus de Ia m o r i a para el bus cuando x7 = 1 y S#lSD = 111. ta compuerta lógica que genera xr también debe aplicarse a la entrada de lectura de la memoria. Por lo tanto, la funci6n booleana para q es igual a la que se i n f w antes para la operad6n de lectura.
De manera similar podemos deteminar la 16gica de compuerta para los otros registros.
5-10 Diseño de un acumulador lógico Los circuitoe asociados con el registro AC se muestran en la figura 5-19. El circuito sumador y l b g h tiene tres conjuntos de entradas. Un conjunto de 16 entradas proviene de las salidas de AC. Otro conjunto de 16 entradas viene del registro de datos DR. Un tercer conjunto de ocho entradas llega Figura 5-28 CodifiEiidor para entradas de w M ó n de bus. L
MulilpIexorde Codifidor L
: Si entradas de :so selección debus
$10 D h ñ o
de un acumulador ihgico
175
de las funciones de contmI en la lista anterior. La función de control para la mkmopmaci6n de borrar es r Bit donde r = D71rT3y BI1 = IR(11). La aalida de la compuerta AND que genera e s b fund6n de control stsl conectada a la entrada CLR del registro. D e igual manera, la salida de la compuerta que implanta la microoperación de incrementar está conectada a la entrada iNñ del registro. Las otras siete operaciones se generan en el circuito sumador y lgico y se cargan dentro de AC en el momento adecuado. Las salidas de Ias compuertas para cada funci6n de control están marcadas con un nombre simboliea. Estas salidas ae utilizan en el -o del circuito sumados y lógico. Circuito sumador y lógico El circuito w d o r y 16gco puede subdividirse en 16 etapas, donde cada una comesponde a un bit de AC. La construcción interna del registro es como figui5-29 EPtrudum de ?puerta -de
el sumador
'9
para controIar LD, INR y CLR de AC.
-
t6 :hacia
Y~W ' -
el bus
Re101
AND
Do
b
=
DI
4 Ts P
DR
INPR
Bll
M M
SHR
SHL
INC
CLR 81I
m
INR
CLR
aparece en la figura 2-11.A l tevisar esa figura notamos que cada etapa tiene un fipffop JK,dos compuertas OR,y dos compuertas AND, La entrada de carga (LD)estái conectada a las entradas de las compuertas AND. La figura 5-21 muestra una de esas etapas de regisb AC (sin las compuertxts OR). La 'entrada esta etiquetada Ii p la salida AC(i). Cuando se .habilita la entrada LD, las 16 entradas 1, para i = O, 1, 2, ., 15 se transfiewn a AC (0-15).
dmft~WmtlllfOr y Idglco
Una etapa del c h i t o lbgico y smador consta de siete compuertas AND, una compuerta OR y un sumador completo (FA) como aparece en la figura 5-21. Las entradas de las mpuertaB c m nombres simb6lieos pronen de las salidas de las compuertas marcadas con el mismo nombre simbólico de la figura 5-20. Por ejemplo, la entrada marcada ADD en la figura 5-21 está conectada a Ia salida marcada ADD en la f i i 5-20. La operación AND se realiza al aplicar la función AND AC(i) con el bit correspondiente eii el registro de datos de DR{$ Za operaci6n ADD se obtiene al usar un sumador biario similar al que se muestra en la figura 4-6.Una etapa del sumador utiliza un sumador completo con los acarreos de entrada y salida correspondientes. La transferencia de INPR a AC es s61o para los bits del O al 7. h microoperaci6n de complementar se obtiene al Figura 5-21 Una etapa del c h i t o surnador y 16gico.
DR (i) AC(i)
invertir e1 valor del bit en AC. La operaci6n de corrimiento a la derecha transfieré el bit desde AC (i 1) y la operación de desplazamienta a la izquierda transkie el bit desde AC (i - 1). El circuito sumador y 16gico consta de 16 etapas interconectadas.
+
Una mmp~tadorautiIiza una unidad de memoria con 2S6K palabras de 32 bits cada una. Un d i g o de instruccibn binario se almacena en una palabra de memoria. La instnieci6n tiene cuatro un bit indirecto, un código de operación, tuta de d i g o de registro para eswficar uno de 6P regisirosy una parte de dired&
5-2.
v.
a ¿Cuántos bits hay en el e 6 d i de operación, la parte del d i g o de @stM y 1s parte de -dk&ór? b. D i j e el formatode palabra & dirección e indique la cantidad de bits en cada parte.
cuántos bits hay en Ias entradas de datos y de direccibn de ia memoria? ¿Cuál ES ia diiewmh enbe wra instmicci6n de direcchamiento directo e h d k t o ? @ ~ h t a s referencias a memoria se nwesitan para cada tipo de ins~cci6ncrin el fmde traer un operando al registro del procesador? las siguknh entradas de controI estrin activas &-I el sistema de bus que se m w t m en la fipra 5-4. Para cada caso,especifique la trmshencia de m@sttuque se ejtxutd durante la siguitransiQ6n de reloj. c.
5-2
53:
-
a . l
1
b.
1 O O
1 E. J d O
S 4
1 O O
0
IR
PC DR AC
Ler
-
Escribir: m
m
Sumar
Las siguientea h n s h c i a s de regkos se van a ejecutar en e¡ sistema de b figura 54. Para cada transferencia e8peciEique:1)e1valor binario que debe apiimm a Ls enbidas de deecibui de bus Sz,Siy Sd 2) el registro cuya entrada de control LD debe estar activa (si es que hay alguna}; 3) una opmacíón de w r a o d t u r a (sim nnecesita) y 4) la opemcibn en el circuito sumadar y 16gim {si hay algtrml).
a a+FC b. IR tM[AR]
r. M[AR)t-TR d. AC t D R , DR c A C (mlízadas en forma simdtánea]
5-5.
Explique por qué no pude ejmcada una de las siguientes rniaoop raciones durante un soio p& de reloj en el gistema que se muestra en la figura 5 4 , Espefifique una secuencia de m i ~ o o ~ a c i o nque e s *ten la operaci6n a. I R t M [ P C ]
b. AC+ AC c. Di3 tDR
5-6.
+ TR
+ AC
(AC no cambia) Considerelos formatos de Inclmceión de la mpu&dora básia mostrados en la figura 5-5 y la lista de instruccionesproporcionada en la tabla 5-2. Para cada una de las siguientes idmcciorm de 16 bib, prop0rci.o~el &digo hexadecimal de cuatro bits y explique msus propias palabras cuái instnic ci6n va a ejecútar. a. OOO1 0000 OOIQ 0309 b. 1011 W1O O1W
w1
e. O111 0000 0010 0000 5-7. 5-8.
5%
~Cuáiesson las dos htnicciones necesarias en la computadora Wea para iniciar el flip-flop E en 12 Dibuje un diagrama de twnporizacih similar a la figura 5-7 considerando que SC se borra a O en el tiempo T3si la s e h l de eonbl CCp &A activada.
C,se activa w n la transici6n de reloj positiva a h a d a c m T, El contenido de AC en la computadora básica es el hexadecimal A937 y el valor wchl de E'es 1. Determine el contenido de AC, E, PC,AR, e IR en hexadeeimal d v u & de la ejmci6n de Ia instnicci6n CLA.Repiia 11 veces más, comenzando desde mida una de las instrucciones- de referwicia a regish. El valar inicial de PC B d hmadecimalO21.
5-10.
5
Una instnicci6n en la direcci6n 021 en la computadora básica tiene I = O, un d i g a de operación de la instru46n AND y la park de la dirección igual a 083 (todos los niirnema mtán en hexadechal). La fibra de memoria en la direccÍ6n E& contiene el operando B8F2 y el contenido de AC es A937. Analice el ciclo de instmccii5n y determine el contenido de los siguiente registros al fural de la fase de ejecuci6n: PC,AR, DR,AC e IR. Repita el problema seis vmás comenzando con un abdigo de opera& de o h instruccidn de referencia a memoria. Muestre el contenido en hexadecimal de los registm PC,AR, DR, IR y SC de la computadora basica cuando se bu= y qecuta una instrucción indirecta iSZ de la memoria. El antenido de PC es m.El contenido de la memoria en la dirección 7FF es EA9FFEl contenido de la memoria en la direcci6n A9F es OC35. Ei contenido de la memoria en la diieeci6n C35 es Pqofcione la -&a en una tabla con cinco columnas, una para cada r e @ h y un 91611para cada eñai de temporizaúón, Muestre el contenido de 10s registros dspués de la transición positiva de d a pulso de
M5-12.
El contenido de PC en la computador~Mcicaes 3AF (todos los niirnerasestan en hexadechal). Ei wtenidp de AC es 7EC3.El antenido de la memoria
M.
Explique por qu& no puede ejecutarse cada una de las siguientes microop raciones durante un solo pulso de reloj en el sistema que se muestra en la figura 5 4 . Especifique u~ secuencia de micrmperacioneei que ejeniten la operación. a. IR tM [PC] b. A C t AC + TR c. DR +DR + AC (AC no cambia)
56.
Considere los formatos de imLnied6n de la'compubdoraMc4i mostrados en la figura 5-5 y h Esta de instruccione proporcionada en La tabla 5-2. Para cada una de las siguientes instrucciones de 16 bits, proporcione el código hadecimal de cuatro bits y explique m n BUS propias palabras 4 instruc ci6n M a ejmtar.
5-7.
$ d e s son las dos instrucciones neeecarias en la computadora wca
5-8.
5-9.
5-10,
5-11.
para iniciar el flipflop E en l? Dibuje un diagrama de temporizaa6n similar a la figura 5-7 considerando que SC se borra a O en el tiempo Tasi ia seifal de control C7está activada. 12, se activa con la transición de reloj positiva &da con T1. El contenido de AC en la computadora básica es el hexadecimal A937 y d d o r inicial do E'# 1. W r m h e1 contenido de AC,E, PC,AR, e IR en hestadecimal después de la ejecución de la instnicci6n CLA. Repita 11 veces más, comenzando desde cada una de laa instrucciones de referencia a r@b. El valor inicial de PC es el h a d e c i d 021. Una instrucci6n en la direecidn O21 en b computadora básica tiene I = O, un d i g o de operacih de la insbmión AND y la parte de la direm6n igual a 083 (todoslos niimeros d n en hexad&al). La palabra de memoria en la d i 6 n 003 contiene el operando BSF2 y el coniddo de AC ES A937. Ardite el delo de instnicci6n y detemine el contenido de los sieentes registros al final de la fase de ejeeuei6n: PC,M, DR,AC e IR. Repita el problema &S veces más comenzando m n un &digo de opaei6n de otra instniOn6n de reíerencia a memoria. Muestre el contenido en hexadecimal de los registros PC,AR, DR,IR y SC de la computadora W i e a d o se busca y ejecuta una insbucdh i n d M E2 de la memoria. El contenido de PC ES 7PF. El contenido de la memoria en la direcrtbn 7FF es EASF. El conaenido de la memoria en la direcci6n A9F es QC35. El contenido de la memoria en la dhcci6n C35 m FSFñ Pmporcione la respuata en una tabla con &ICO columnas, una para d a y un renglón para =da seííai de temporimei6n. Muestre el contenido de los registros despuésde la transicih positiva de cada pulso de
M]. 5-12
El contenidode PC en la computadoraW c a es 3AF (todus los númerosestán en hexadecimal), El cantenido de AC es Q contddo de la memoria
513.
en la direccidn 3AF es 932E.El contenido de la memoria en la d i 6 n 32E a 094C. Ei contenido de la memoria en la d i d ó n 9AC es 8B9F. a. ¿Cuáles la instnaccibn que se buscará y se ejecutara dspuh? b. Muestre la m a 6 n binaria que a d h r i en AC niando se *te k instmcci6n. c. Proporcione el contenido de los registros PC, AR, DR, AC, e XR en hexadecimai y lm valores de E, 1, y el contador s e c u d CC en binario al h l del ciclo de instrucci6n Considere que ias primeras seis de rek, ' de la computadora W e a que se listan en la tabla S 4 se van a cambiar a las instrueeim especificadas m la tabla siguiate. EA es la dirección efectiva que reside en AR durante el tiempo TJ. Considere que el circuito sumador y 16gieo de la figura 5-4 puede m k a r la operaci6n OR exclusiva AC + AC @ DR Considere a d d que e1 circuito 16grm y sumdor no pude efechrar wr forma dilecta la resta. k resta debe hacerse utilizando el complemento a nfimems 2 del susbaendb al complementar e incrementar AC. Proporcione la 6ecuencia necesaria de enunciados de hansfereneia de regispara decutar d a una de las inrshccioneslistadas c o d o con ia temporizaa6n T ,. Nótese que el valor de AC no debe modificarse, a menos que la instnidn especifique un cambio en su contenido.Ustd puede utilizar TR pam a i m a c e ~ el r contenidade AC en forma temporal o pude intemb'ir DR y AC.
-hcihdmMiia
SImbolo
XQR ADM SUB
000
XCH
011
SEQ
lOJ
BPA
i0i
001 010
ACtAC@M[EA] M [ & I ] t M [ E A ] f AC AC+AC - M[EAJ AC tM [ E A ] , M [ M ] t A C If (M[4AJ = AC) en[PC+PC + 1) If (AC > O) entonces
[PC+EA) 5-14.
IkcripPSn en palabras
O R exclusiva a AC Sumar AC a la memoria Restar en memoria de AC Intercambiar AC y la memoria 13si hay s i p de igual
Brincar si AC es positiva y diferente de cero
Haga los siguienb cambios a la computadora Msica. l.A p p e un al sisbma de bus C i R (registro de mQ] que se seleccionará eon S$,S, = 000. 2. Sustituya la instnieeibn TSZ con una instnicci6n que cargue un nilmero dentro de CTR.
e
Dirección LDC
CTR +M Illireccih]
3. Agregueminstntcci6nde-aFegihaICSZ:btCTRy brincar a la sipiente instrucci6n si hay un cero.Anaiice la ventaja de este
cambio.
5-15;
La unidad de m e d a de la computadomWsiea que se mueira en la figura
$16.
UM eomputa$ora utiliza una memoria de 65,536palabras con 8 bits en cada palabra. Tiene los siguientes *w: PC,AR, TR {de 16 bib cada uno) y AC,.DR, IR (de 8 Wis cada m).Una insmiccibn de reterencia a memoria
5-3se va a m b i i a una memoria a,S X 16, requirimdo una direeabn de 16 bits. El fomto de instrucción de la refemnaa a memoria que se muaka en la figura 5 4 a ) no cambia para 1 = 1 (direcci6n indirecta) donde la parte de d i d b n de la inshcdón se proporciona mediante los 16 bib de la palabra que sigue a la ~ ~ 6Modiqw n . las m i a m p m i o n e s durante los tiempos T% T3(y T,si es neceario) para apegame a esta con& guraabn.
palabxas: un &digo de operaci6n de 8 bits (unapalabra) y una d i d b n dq 16 bits (en las sigiiiente~ dos palabras). Todos los operandos son de .8 bits. No hay un bit indirecto. \ a Dibuje un diagrama de bloque de la computadora que muestre la memoda y los registros como en la figura 5-3. (No utilice un bus consta de
comh.)
b. Dibuje un diagrama que muestFe da posiaón en Ia memoria de una instrueciSn ifpica do tres palabras y el operando de 8 bits correspon-
diente. I c L i s t e l a ~ d e m i ~ p a r a m p e r a r u n a ~ n d e referencia a memoria y colocar despub el ope~andoen DR.Comience a partir de la señal de temprizaci6n TI 5-17.
1
5-18.
5-r9.
Una computadora d i t a l time una W a d de memoria con capacidad de 16,384palabras, 40 bits por palabra. Ei formato dei d i g o de instruccibn consta de 6 bits para la parte de b operaciónny 14 bits para la parte de direcci6n (no hay bit de modo M i ] . Dris instruMone8 se guardan en una palabra de memoria y hay dispuible un e t r o de inshmiones de 40 bits en la unidad de conkml. FonnuJe un p d r m i e n t o para recuperar y ejewiar ~iristnicciomspara eia computadora. Un programa de salida reside en la memoria comenzando en la dirección 2300. Se ejecuta después de que la computadora reconoceuna interrup56n mando FGO se convierte en 1 (mientras IEN = 1). a. ¿Qué instnicci6n debe colocarse en la direcaón 1? b. ¿Cuálesd e h ser las das Glrimas instruacion& del programa de salida? ios enunciad? de bahsEerencia de registro para un registro R en la memoria de una computadbra son los siguienb (las X son funciones de control que ocurren en forma aleaforia):
XI: R *-M[AR] RtAC Xi 16: MIAR1 + R
X &:
Lee la palabra de memoria d e n b de R T m f e r i r AC a R Emibic R a la memoria
La meqioria tiene entradas de datas, salidas de datos, entradas de direcaón y entradas de emtpol p m leer y escribir como en la figura 2-12. Dibuje la hplantiiei6n de hardware de R y la memoria en toma de diagrama de
bloque. Muestre c6mo las frinciones de control X, a & seleccionan la entrada de control de carga de R, las entradas de selemi611de los multipleK O que ~ uste,d incluye en el diagrama y las entradas de ledura y d i u r a de memoria.
5-20.
h s .operacionesque van a ejecutarsemn un Gpflop F (el cual m se usa en la eompuíadora Msicra) sewipifiean mdante las siguientes enunciados de tramferencia depgklxo: :
1
flI:f + O
zT2: F tF
SS: F +G
ActivarFal BorrarFaO Complementar F Transferir el valor de G a F
D e &a manera, el contenidode F no debe cambiar. Dibuje el diagrama 16gico que muestre las conexiones de las compuertas que forman las funciones de control y las entradas del fiip-flop F. Utilice un fip-fiop ]K y minimice el
5-21. 5-22 5-23,
5-24. 5-25,
número de compuertas. Derive las compuertas de control asociadas con el contador de programa PC en la eomputadora bAsica. Denve las compuertas de control para la entrada de escritura de la memoria en la computadora básica. Muestre la Ibgica completa de los flipflops de interrupci6n R en la computadora básica. Ufilice un Bipflop JK y minimice el número de compuwb~. Derive la expresi6n h l e a n a para q (véase la tabh 5-7) M w h e que x, puede genmarse con una compuerta AND y una compuerta OR Derive la expresión booleana para la estructura de compuerta que borra el contador secuencia1 CC a O. Dibuje el diagrama 16gico de la compuerta y muestre cómo se conecta la salida a ¡as entradas I N R y CLR de SC (vQise la figura 54). Minimice el nGmero de compuertas.
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Organización y dieeiio de computadoras
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InIrduEQbn Lenguaje de máquina ZRnguaje d B L d o r E1 eqsqbiador C i c h del programa Pmpmaa6n & operaciones aritm&aw y lógicas subnltiri;as
F'rogrd6n de entrada-saüda
6-1 Introducción Un sistema de computadora total incluye tanto circuiteria (knrdwre] como progmw&n (sopzlMtre). El hardware consta de ios componentes físicos y tado el equipo asociado. El software se mfie~ea los programas que están .&ritos para la: computadora. Es posible conocer difemnks aspectos de programación de computadora sin xelacienarse con los M e s de cómo opera h También es posíble diseiiar parb de Ia circuikrla sin conocer las pdbilida& de su softwarr, Sin embargo,quienes se i n m en la arquitec tma de la computadora d&n conocer tanto la con10 el softwm, porque los das a ~ influye" b m o en d otro. Emibir un programa para una computadora consiste en ~ ~ c aenr , forma direda o i n d i t a , una secuencia de instrucciones de dquina. b instrucciones de máiquina dentro de la computadora forman un patr6n binario con el que a lo$:usuariw les iesuEtrr difícil trabajar y entender, si no e~ que imposible. Es preferible escribir programas con los símbolos m á s familbre3 del conjmto de caracteres alfandricos. Como consecuencia, existe la necesidad de traducir los programas simb6licos orientado8 al usuario, a programas binarioa que reconozca el hardware.
~~.
~~
184
b p m a ¿ ó n -,de
la computaba
frIi pmgmma d t a por eI u s d o puede serhydqadienk o dependenqw corre su progama. Por ejemplo, un programa & de la wmputérdma &#o wr Fortran eatilndar es indepdfenk de la máquina porque la mayoría de las mmputadwas un -ama traductor que convierte el programa Pbrkan &n%ndaT+ & m clipKrrviri~de la computadora cbpmible en la instalacibn p d & , Pera d ~rdjprnatraductor es dependiente de Ja másyuiha porque debe traducir el pmfpnw"Fortran a l c M i i binario recon* &o por la cirqdkíi de h mphtadorri particular que se u t i h . ~ " ~ ~ ~ ~ * ~ n i n c e p ^ d e p r o g e a m a c i 6 n - ~ = ~ . mitéstra su r$aci6n con la r e p m k i h de htrucciones de hardwara la primera parte pmenta la operaabn y eSentura básiis de un programa que traduce un p q m m Stnwlico de usuario a un programa I i W eguivaimte El análisis enfatiza Ioe mncqbos i m p r h b del traducbor más que los M e s de pducir en realidad el p q m m mismo. la utilidad de las diversas imtmcciones de máquina se demuestran mediante v+mplos de pmpmaci6n básica. El conjunto de inshucciones de ia computadora básica, cuya organizaci6n de hardwa~se exploró en el capitulo 5, se utiliza en este capítulo para ilustrar mu&s de las W c a s que se usan con reguiaridad para programar una computadora. t)e esta - m e r a , 'es posible explorar la relación en& un programa y las operaciones de la circuikria que ejecutan las instrucciones. Las 26btrucciones de Ia computadora bAsica se repiten en la tabla 6-1 para proporcionar una referencia &cil para los ejemplos de programaci6n que siguen. A cada uistnicci&n asigna un shbolo de tres letras para facilitar h egcritura de programas simbólicos. Las primeras siete instnicciones son de referencia a memoria y las otras 18 son de referencia a registros y de entrada-salida. Una instnicci6n de referencia a memoria tiene tres partes: un bit de modo, un c 6 d i g ~de o p r ~ de 9 ires Pits, y una dirección de 12 bits. El primerdigito hexndechal de ruia instrucci6n de referencia a memoria incluye el bit,de modo y el &ligo de opwacibn, ius otros tres digito~espe5fi-n la direcci6.l.cEnuna instnicci6n de dirección indirecta el bit de mmiq es 1 y el valor del primer dígito k d e c i m a l flucth entre 8 y E. En el modo indirecto, la variación es de O a 6. L ~ otras B 18 instniecione tienen un &digo de ope~aci6nde 16 bits. El c ó d i i pwa cada instrucci6n se lista como un número h d e c i m a l de cuatro d @ b . El primer dígito de una instruccibfl de referencia a registro es siempre 7. E1 primer dígito de una instrucción de entrada* es siempre F, El d d d o m que se usa en la columna de &mipci& denata la d h c b efectiva. La letra M hace refemcia a 4 palabra de memmia (operando) que se encuentra en la direcci6n efectiva.
~~
mmo
co~jutitode insfrircciones
Un pwama
S iyia lista de instrucciones .o enunciados para dirigir a la computadora con el pmpbito de que ejecute ,una tarea de procesamiento de datos. Kiten varios tipos de b g i ~ a j e sde pmgra~nati6nque uno puede
SímboIo AND ADD
LDA STA BZM BSA ,I=
CLA CLE
CMA CME CIR CIL INC SPA SNA
,324 SZE HLT INP
OUT SKI SKO ION TOF
Código hexadecimal Aplitar AtJI3 M a A c Sumar M a AC, %arreara E t k g m AC desdeM Almacenar AC en M Brincar en forma.inmdiciona1 a rn S a l v a r k ~ d e r e i o m o e nm y ramificaram + 1 Jn~renaentarm y s.altar si hay un cero Bmrar AC h rE Complementar AC Complemehtar E Cimlar a la de&& E y AC Circular a la izquierda E y AC I m m e n t a r A€, BrJncar si AC es positivo Brincarsi AC esnegativo Brincar si AC es cero Brincar si E es cero Detener la computadora Introducir infomiacibn y borrar bandera Sacar infmmaci6n y barrar bandera Seilttu si la bandera de entrada esa activada Spltar si la bandera de salida está activada Hñbilhr la inkmpcibn Deshabilitar fa intmmpci6n.
escribir para una computadora, pero ésta &lo puede ejecutar programas mando esGn representados de manera @terna en f o m binaria, Los programas escritos en cualquier otro lenguaje deben traducirse a la representación b i r i a de las instni&iones antes de que la computadora puedá ejecutarlos. 'Los programas escrit~~ para una computadora pueden estar en una de las siguientes categorfas:
1. Código binario, Este es una secuencia de instrucciones y operandos m b w o que lista la representación exacta de instrucciones conforme aparecen en la memoria de la computadora. 2 CMgo wtul o hexad~imal.Este es una traduccihn equivalente del código binario en representación octal cr hexad-l. 3. Cbdigo ci&lh.' El usuario emplea shboIos (letras, nfirneros o caracteres especiales) para la parte de opera*, la parte de direcci41i y las otras partes del de irwtniccibn. Cada instrucción
186
m-~~básica de Ia cwrputadora
I q u a j e msamblador
simbólica pude üad~cima una instniecibn codificada en binario. Esta traducción se hace mediante un programa especial llamado ensarnbhhr. Como un d l a d o r traduce los los, este lipa de propmas simb6licas se denomina programa de lenguaje enmb*. 4. Lmtpjm I& p r q m r d h & dfo nivel. Esb son lenguajes v i a l e s ~ W para reflejar W los procedhient&sutilizados en la 80Iua6n
deunprob~enlugardeh~endd~~odelacimiiteda de la computadora. Un ejemplo de un lenguaje de programación de alto nivel w F#tran. Elfnplezl sImbo108 y formatos orientad= a un
problema. El pfograma está d t o & una gecuencia de enunciados establecid& de manera m a a como las personas prefiemn pensar cuando r~uelvenun probl&. S i e d q p , cada enunciado d& traducirse a una secuencia de Manes b k u j s antes de que la computadora pueda ejecutarlo. E i programa,que traduce un programa de lenguaje de alto nivel ce Uama m n p i M r . ., L w j e üe máquina
Habhdo con rigor, un propma de lenguaje, de &quina es un programa binario de categorfa 1. Debido a la equivalencia simple enentre las repreientacioms M a s y octal o hexadecimal, ea costumbre denominar a la categoría 2 ccmio tienguaje de Mgquina. Debido a la pelacidn de uno a uno entre una instrucdón kibblica y su equivalente binario, un lenguaje ensamblador se considera como un lenguaje a nivel de rndquina. Ahori usarmios la computadora bhsica para ilustrar la relacihn entre los lenguajes b i r i o y ensamblador. Consideremos el programa biiario listado en la tabla 6-2. La primera columna proporciona la posición de memoria (en binari~)~ de cada instnzcci4n u operando. La segunda columna lista eI contenido binario de estas localidades de memoria. (La localidnd es la h c i 6 n de la palabra de memoria en que se almacena la instniccibn. E. importante establecer la diferencia con la parte de di~eccibnde la instruccibn misma.) El programa puede almacenarse en la porción de la memoria india d a y la computados puede ejecutarlo después -comenzando desde la direccibn O. ia ckaiterfa de la computadora ejecutar4 estas instrucciones y TfiBLA 6 2 Piiograrna binario para sumar dos n h e m
Localidad
SECU~N6 2 je
de máquina
187
TABLA 6-3 Programa hexadecimal para sumar das nhems -
Localidad
~ddigohe*adedmal
htrucci6n
realizará Ia tarea que se pretende. Sin embargo, una persona que observe este programa' tendrsi dificultades en comprender que se consigue cuando se ejecute el programa. N o obstante, la circuiterfa de la computadora sólo reconoce este tipo de código de instrucciones. Escriir 16 bita para cada instrucción es tedioso porque hay demasiados digitos. Podernos reducir k cantidad de digitcrs por instruccibn si escribimos el equivalente odal del c6digo binario. Esto requerirh seis digitos por instrucci6n. Por otra patte, podemos reducir cada instmcci6n a cuatro dígitas si ekribimbs el c6dQo hexadecirnal equivalente &mo se muestra en la tabla 6-3. Es conveniente usar la representacidn hexadecimal, sin embargo, e debe tener en menk que cada dígito hexadecimal deke convertirse a su n h e r o de cuatro bits equivalente cuando se introduce el programa en Ia computadora. ta ventaja de egcriiir prop;ramas binariqs en forma octal'ohexadecirnal equivaiente debe ser evidente a partir de este ejemplo. El programa de la tabla 6-4.utik los nombres de instrucciones simbólicos (listados en la tabla 61) en lugar de su equivalente b h r i o o hexadecimalLLas partes de direccibn de las instrucciones de referencia a memoria, al @al que las operandos, conservan su valor hexadecimal. N 6 h que la TABLA 6 4 Pmgiama con digas de operstcih simbólichp
hlidad
instniccibn
OW 001
LDA 004
002
STA 006
1
HLT 0053
004 005
006
ADD
m 9 OlMO
Comentarios
Cargar el priínero operando dentro de AC Sumar el,segundosprando a AC h a c e n a r iamsuma en la posici6n 006 Detener la compufadora Primer operando -do operando {negativo) Almamnar la suma aquí
188
S E I ~Programación básica de h computadora
TABLA 6.5 Programa de lenguaje d l a d o r para sumar dos números
ORG O LDA A ADDB STA C HLT
/Origen del programa en la posicibn O /Cargar operando de la posicidn A /Sumar operando de la posicibn B /Almacenar la suma en la p i c i b n C
A,
DEC 03
B,
DEC -23
/Operando decimal /Operando decimal /Suma almacenada en la posicidn C /Fin del programa simbólico
c,
DEClO
m
/Detener la computadora
posici6n 005 tiene un operando negativo porque el bit de signo de la posicih de la extrema izquierda es 1. La inclusión de una columna para comentarios sirve para explicar la funci6n de cada instrucción. tos programas si&lims sop más fdciies de manejar y, como consecuencia, es prefe rible escribir programas con slmbolm. Estos simbolos pueden convertirse a su código binario equivalente al producir el programa binario. Podemos ir un paso mas adelante y sustituir cada dirección hexadmimal por una direccibn shb6lica y cada operando hexadecimal por un operando decimal. Esto es conveniente porque, por lo general, mientras ae -%e un programa no se conoce con exactitud la posicibn de los operandos num&ricosen la memoria. Si lm operando8 se colocan en la memoria d e pués de las instrucciones y si no se sabe con anticipacidn el tamah del programa, la posicidn de los v a n d o s numéricos no se conoce hasta que se llega al final del programa. Ademis, estamos mAs familiarizados con los números decimales que con sus equivalentes hexadecimales. El programa de la tabla 6 5 es el programa de lenguaje ensamblador para sumar dos nítmems. El simbolo 0RG seguido por un niimero no es una uistniccidn de rndquina. Su propbsito es especificar un origen, esto es la posición de memoria de la siguiente instrucci6n. Las siguientes tres heas tienen direcciones simbblicas. Sus valores se especifican porque están presentes como una etiqueta m la primera columna. Después del sImbolo DEC se especifican operandos decimales. tos números pueden ser pwitivos o negativos pero, si son negativos, deben convertirse a binario en r e p m t a c i b n de mmpiemento a 2 con signo. La última línea tiene el símbolo END, que indica el h a 1 del programa. Los simbolos ORG, DEC y END, llamados seu&instrucciones,, se definen en la siguiente sección. Ndtese que todos loe comentarios están precedida por una diagonal. El programa en Fortran equivalente para surnar dos números enteros se lista en la tabla 64. Lxw dos valores para A y B pueden especificarse mediante an enunciado de entrada o mediante un enunciado de datos. La operacidn aritmktica para los dos números se especifica mediante un enunciado simple. La kaducci6n de este programa Fortran a un programa binario
TABLA é 4 P m g p a Portran para sumar dos n h e m
IHTEGEW
DRTR
IIi
A , 8'3
Bi C Br-23
C=A+B
EWD
consistemssignartresW&desdemanoria,d~paralms~y~ para la stima, y d q u 6 derivar la -en& de instrucciones binarias que forman la 8uma. Por lo tanto, un p~ compilador b d u e 1- sfmbolcm & l p r o g r a m a 1 F o ~ a l ~ v a h b ~ q u e s e l i s ~ e tabh&2 nla
63
Lenguaje ensamblador
Un lenguaje de programación se define mediante un conjunto de reglas. Los usuarios deben apegarse a todas las reglas de fomiato del lenguaje si desean que sus programas se traduzcan en forma correcta. Casi cada computadora comercial tiene su propio lenguaje ensamblador. Las regb para escribir un programa en lenguaje ensambladar se documentan y publican en manualque, por b general, tiene disponib1es el fabricante de la com~ubdora. La unidad basica de irn programa de l m p j e mamblador es una lEnea de d g ~El. lenguaje ezpdfm E define mediante un conjunta de reglas que qxdm los $lmbolos que p d utllizame y &o pueden combame para formar una Unea de c 6 d i p . &ara fomulamnos las reglas de un lenguaje d l a d o r para &ir programas ~ U C O de S la computadora básica.
Reglas del lenguaje
Cada llnea de un prugram de l e n p j j emamblador se arregla m 5
h d a sC
B
en tm colum-
especifieaFi la S&hk -6n.
Mh ~ ~ a m p
1. El campo de etiqueta puede s t a r vacío
dtmdbn iIjnbblJEa
o especificar una d i i b n simb6lica. 2 El campo de instrucci6n especifica una instrucción o una seudoinstrucci&nde mdquina. 3. El+campode c m t a r t o puede estar vacío o incluir un comentario. Una~~limcEaistadeuno,doso~,peronomaSde~ ~ & a n ~ Q p ~ ~ d e b e s e r u n a i e @ l o s d o s
puedenserletrason~ñlpmpmadorpuedeeiq$aifbrmaatbi~el
~ l o . U n a ~ ~ l i c a e n e l c a m p d e ~ s e ~ m e d h t e una~mnaparaq u e e l d l d o r p u e d a ~ l a e o m o e t i q u e t a E1 campo de instrucción en un programa de lenguaje emamblador puede m a r algunas de las siguientes opciones:
m W m a d h bhica de la computadora
190
1, Una instrucci6n de referencia a memoria 0. 2. Una instnid6n de refemwia a registro o de entradadida (no MRI): 3. Una seudoin8tru0~ibncon o sin operando. Una instni& de dmmcia a memoria m p a dm o tm s h b I o s -mdospor~d~Elptimerodebeserunsimbolodebesl~quedefiraaun ~deopergci6nMRIdehtabla~1.61segundaesuna~6n~lia. R trercw. stnbolo,quepuede estar p-teono, es la L Si I d a m k , la l h P a q ? l w e n ~ U M i h s ~t od de k~b L a p d $ e l s h h 1 0 1 eipiiicri una k i s h d ú n de ~ o n a m k n t h odkch Una no-MRX se define como una instrucción que no tiene una parte de d k i 6 n . Una no-MRI se reconoce en el campo de instniccibn de un p m p m a mediante alguno de los S-la de t m letras que x htan en ia tabla 6-1 para las instrucciones de referencia a registro y de entradadda. En seguida se muestran los simbolos que pueden colocarse en el campo de instrucci6n de un programa.
. .
l$plpi -
sePrdoinsMh
CLA
nwMRI
ADD OPR ADD FTR X -
d W 6 n d i i t a Mü
dhwcj6n indirecta MRI
,primer simba10 de tres letras en cada h e a d+ ser uno de los símbolos de instrucciones de la computadora y debe estar listado en la tabla &l. Una insheci6n da referencia a memoria, como ADD, d e b estar después de la &recci6n &rMiica. ia letra 1 pude estar presente o m. Una dirección simb6lica en el campo de inatnicci6n +ea la kmlidad de memoria de un operando. Esta localidad debe definirse en alguna , parte del programa porque aparece de nuevo como una etiqueta m la' primera columna. Para poder traducir un pmpma de Ienguaje ensamblador a un programa binario es abso1ukmente necesario que cada direccibn simMica que se menciona en 4 campo de i n s h d 6 n deba ocurrir nuwamente en el campo de eüweta. Una seudoinstrucclbn no es una irwwibn de dquina sino una instrucción para el ensamblador que proporcione informaci6n acerca de alguna parte de h traduccibxl En ia tabla 67 se listan cuatro seudoinstrucciones que reconace el ensamblador. (Otros programas de lenguaje ensam- ' bhdor recon-n muchas otras instrudeiones.) La seudoinstnieei6n ORG (origen) informa al ensambladat que la w a c i b n u operando en la siguiente h e a va a colocarse m la p i c i 6 n de la memoria espdicada por el número que está desp.u& de O&. l 3 posible u a h r ORG más de una vez en un de un q m e n t o de memoria. El slmbolo END . programa para +m se,mloca al final del p-ama para informar al ensamblador que termina el prog~ama.Las otras doa seudoinstaicciones especifican la base del operando y le dicen al emambhdor cbgto m v & el número listado a bhario.
TABLA 6-7 Mniaón de-&instrucciones Información para el ensamblador
Sirnbolo
ORO N
El niirnao hexadecimal N en la localidad de memoria para la instnrmi6n o e1 operando listada en la linea siguiente.
END DEC N HEX N
Denota el fin del ptógrama simbblico NGmm decimal con signo N para convertirse en binario Nfimero hexadecimal W para convertir= en biario
El tercer campo de un programa está reservado para comentarios. Una h e a de código puede tener o no m comentario, pero si lo tiene debe estar precedido por una d a im para que el d l a d o r reconozca el comiaizo de un campo de c ~ n e n h i o Los . son útk para explicar el programa y para comprender el pmcdhiento detallado que realiza el programa. Los comentarios se insertan s61o para explicar y no se consideran durante el
~~
proceso de traducción a b i r i o .
Un ejemplo 131 p r o p m de la tabla 6-8 es un ejemplo de un programa de lenguaje ensamblador. La primera lima tiene la seudoinstni.cci6n ORG para definir el origen del programa en la posicibn de memoria (1W)16. tas siguientes seis líneas definen instnieciones de máquina, y las tíltimas cuatro tienen seudohs~ccíones.Se han utilizado tres direcciones simb6Iícas y cada una está htada en la columna I como una etiqueta y en la columna 2 como una dimción o una inshmión de d e m ~ &a memoria. T m ¿e las swdoinstrueel final del programa. ciones wpeúGon operandos, y la última Cuando el programa se traduce a código binarb y la computadora lo qecuta, se d i z a r a una resta entre dos ndmems. La w t a se ejecuta al sumar el minuendo del compIwrrento a 2 del swtraendo. El sustraendo es un número negativo, Se convierte a n h e m binario en repmtau6n de m p l e mento a 2 con s i p o porque hemos &abkido que todos los niimeros negativos conserven su forma de complemento a Z C m d o se toma el complemento a 2 dei sustraed (al mmplementar e incrementar AC), - 23 se convierte en + 23 y la diferenQa es 83 + (complemento a 2 de - 23) = 83 + 23 = 106.
Traduccihn a binario ensambtador
La traducción del programa simb6Kco a biario se hace mediante un programa especial Iiamado mntblador. Las tareas que ejecuta el ensamblador se m p r e n d e r h mejor si realizamos primero la traduceihn en papel. La traducid& del programa simbólico de la tabla 6-8 a su código binario equivalente pude hacerse d examinar el programa y sustituir b símbol~s por su código binano de rn5quh-mequivalerite. Comenzando desde la primera línea, encontramos una seudoinstrucción ORG. Esta nos dice que co-
192
c&nm SEIS
Programa&
Miea de la computadom
TABLA 6-8 Programa del Ienguaje ensmbiador para reshr dm nnQmwos
ORG 100 LDA SUB CMA
mc
m, SUB,
DE,
ADD MIN STA DIF KLT DñC83 DE€ -23 HBXO
BND
/Origen del programa en la posicibn 100 /Cargar d sustmendo a AC /Complementar AC /Inmmentar AC
/Sumar el minuendo a AC /Almacenar la difmcia /Detener la computadora / Minuendo /Sustraendo
/La diferencia esta almacenada aquí /Fin del programa sirnbúlico
rnencemos el programa b h r i o de la direccibn 1OO hexadecimal. La -da línea time dos stnbolos. Debe ser una instruccih de refmcia a memoria para estar colocada en la localidad 100. Como no tiene la Ietra I, el primer bit del código de ingtnicción debe ser O. El nombre M l i c o de la opaci6n es LDA. Al venfiear la tabla 6 1 encontramos que el prirher digito h-decimal de la. instnrcción debe ser 2 El valor biraario de la parte de direccibn debe obtmem del súnboio de dixeaci6n SUB. Examhmos la columna de etiqueta y encontramos este simbolo en h Unea 9. Para detmmhr su valor hexadecimal o h a mos que la ha 2 tiene una instrucd6n para la pdcibn 100 y las demás líneas una instmccibn de máquina con un o p a d o para piciones de mepnoria m e m h h Al cmtar líneas, meontramos que el título SUB de la lfna 9 corrqmde a la ~ i c deh la memorLa 107. Por 10 tanto, la d k x b - hexa* de la iLIShZ1Cb6PL WiA debe ser 107. Cuando las dos partes de la instrucción se ensamblan obknemo~el ckiigo hexadecimal 2107, Las otras iíneas que qrewntan instruccionw de máquina se traducen de manera simiIar y su caigo hexadeQmal se b t a en la tabla 6-9. Dos iíneas del programa simbblico espacifican operandos decimales con la seudo~trueci6nDBC Una tereera q e c i f t c a un cero mediante una swdoinstrucd6n HEX (también podA usarse DK).El decimal 83 se convierte en binario y se d w a en ia p i c i b n 106 de su equiva!ente hewdeeimat El decimal - 23 es un númem negativo y convertirse en bina50 en fom de e o m p b t o a 2 con signo. El equivahte hexadechal del niunero binatio se coloca en la posicidn 107, E! simbolo END a i @ h el final dei programa shb6Zico y nos dice qw ya no hay limas por ,traducir. El prriceso de traduecidn puede simplificacse si examinamos el progama s h M h completo dm veces. No se hace ninguna traducci6n durante el primer examen. S i h e n t e asipmm una posición de memoria a cada instniccih de máquina y o p a d o . la asignad611 de p i c i o n e d&nirá el valor 'de direcci6ñi de las eüquetas y f a d i h í el p m de traducción durante el q u d o e~amehPor k tanto, en la tabla 6-9, asigpmps la posicibai 1M3 a la primera hsbu& despuBe de ORG. Luego asignamos piciones m c i a i a
can
tabla de símbolos de bad&
paraeadaUneade~quetmgaunainstnmióndedquinau~perando
TABLA 6-9 Listado.dd
d u c i d o de,la tabla &8
Codigo hexadecimal Pdci6n
Contenida
Programa dmbdlico
ORO 100 LDA SUB CMA
mc
ADD MiN STA D E m T MIN, SUB, DIF,
DEC 83 DEC -23
HEX O END
hasta el final del programa. (A ORG y a END no se les asigna una posición num6rica poque no reprwmtan una -instnreei:6n o un operando.) Cuando se owmina el primer examen - a m c h m cada vabr c o n su niimem de p i 8 6 n y fomatnos una tabla que defina el valor hmaddmal de cada direcci6n s h M i e a . Para este p p m , la tabla de stmbolo de d h c i 6 n es romo sigue
m
106
SUB DIF
107 108
h a n t e el segundo examen del programa simb6lico hacemos referencia a la tabla de símbolos de direcci6n para determinar el valor de W i 6 n de una instnicci6n de referencia a memoria. Por ejemplo, la hea de c6dXgo
LDA Clls se traduce durante el segundo examen al obtener el valor hexadecimal, de LDA de la tabla 61 y el valor hexadecimal de SUB de la tabla de shbo1os de dirección que aparece arriba. Desp&, ensamblamos las dos partes en una instrucci6n hexadeeimal de cuatro dfgiim. El c6digo hexadecima1 puede convertirse con facilidad en binario si deseamos conocer exactamente d m o reside este programa en la memoria de la computadora. Cuando el programa enmbiador t m i n a la traduccibn de sfmbolos a binarios, el primer examen se llama primera pasada, y el segundo examen se Uama segun& pasada.
6-4 El ensamblador Un ensambfador es un programa que acepta un programa de lenguaje simb6lico y produce su lenguaje de &quina bhario equivalente. El programa shnM~code entrada se Uama prqgrattra fuente y el programa binario que resulta se llama programa objeto. El ensamblador es un programa que opera &re cadenas de caray produce una interpretaci5n biaria equivalente Representacibn de un programa simbbüco en la memoria el p m de ensamblado, el programa simbbiiso dek almacenarse en memoria. El usuario telea el programa simb6lico en una terminal. Se utrliza un prcigrama cargador para introducir los caradel programa &¡Mlico en la memoria. Como el programa está formado por Antes de comenzar
símbolos, su repmntacibn en la memoria debe utilizar un código de caracteres alfanuméricos. En la mputadora Msica cada carBcter se " p m t a mediante un código de 8 bits. El bit de orden superior es siempre O y los otros siete bits se +an median& ASCII. El equivalente hexadecimal del conjunta ¿e carase lista en Ia tabla 610. A cada carácter le asignan d a dlgitos hexad&Ies que pueden convertirse con facilidad a su &ligo de 8 bib equivalente. La fdtÍína entrada de la tabla no imprime un carácter pero está asdada con el movimiento fSm del cursar en la temtinaL El &digo para CR se p d m cuando se oprime la teda de retorno. Esto hace que "elcarro"retome a su W 6 n inicial para comenzar a k c h r una nueva h. EI d i a d o r reconoce un d i g o CR como el final de una línea de d i g o .
--
rrbrrir c r i i h
Cadcter
- -
TABLA 6-10 Código de carackes hexadecimah
Código
Cadcter
C6digo
Cadcter -
6
7 8 9 espacio (
+ i1
CR
C6digo
TABLA 611 Represmhdn de computadora de la iinea de código FL3, LDA SUD 1 Palabra de memoria Símbolo
finea de código
C6digo
hexadecimal
Representación binada
Una h e a de c6digo se aimacena en posiciones de memoria mnsecutivas con dos caracteres en cada posici6n. Pueden almacenarse dos caracteres en cada paiabra porque una palabra de memoria tiene una capacidad de 16 bits, Un símbolo de etiqueta se termina con una coma. Los slmboloa de opraci6n y direeci6n se terminan con un espacio y el final de la Unea se reconoce mediante el código CR. Por ejemplo, la siguiwite línea de -0:
PL3,
LDA SUB 1
atá almamada en siete localidades de memoria consecutivas, según se muestra en fa tabla 6-11. El título Pi3 ocupa dos palabras y te& con el código & coma (X). El campo de instniecibn en la lima de c6dJgo puede tener uno o mds shbolos. Cada símbolo termina con el c6digo para espacio excepto el iiltimo símbolo.quetermina con d c6digo de retorno de carro (OD).Si la h e a de &diso tiene un comentario, el m b l a d o r lo reconoce mediante el d i g o para una diagonal (2F). El ensamblador no considera todos los caracteres del campo de comentarios y contính la comprobaA6n en busca de un c6dip a Cuando encuentra este cddigo sustituye el c6digo de espacio despub del Q1timo s&lo m b Sínm de d i g o , Zs entrada para el programa m b l a d o r es el programa de lenguaje siihb6lico en A X I i del usuado. Ei ensamblador examina esta entrada dos vexs para producir el programa binario equivalente. El programa binario constituye la saIida generada por el eaisamblador. Ahora describknos de manera breve las b e a s principales que debe ejecutar el ensambbdor durante el proceso de traducci6n.
(m,
Primera pasada
Un ensamblador de dos p a q examina todo el programa simbólico dos veces. Durante 4 primera pasada, genera una tabla que relaciona todos los. sImbo1a de dkecci6n definidos por el usuario con su valor binario equivalente. La traduccibn a bhrios se hace durante 4 segunda pasada Para dar seguimiento a la dirección de las instrucciones, el ensámblador utiliza una
196
C
~ SEIS Programación O básica
de la computadora Primera pasada
3.
evisat la siguiente línea de cádiga
Sí
Almacenar el símbolo en la tabla de slmhlos de dirección junto con el valor de LC
No
It ala segunda pasada
I
u Incrementar LC
Figura 6-1 Diagrama de flujo para la primera pasada del emsamblador.
contador de poskibn (LC)
palabra de memoria llamada cont~dorde pcnsicibn (LC). El contenido de LC almacena el valor de la localidad de memoria asignada a la instrucción u operando que se procesa en este momento. La seudoinstrucción ORG inicializa el contador de posición para el valor de la primera posición. Como las instrucciones están almacenadas en posiciones secuenciales, el contenido de LC se incrementa en 1 después de procesar cada línea de código. Para evitar una ambigüedad en el caso de que no estuviera ORG, el ensamblador establece el contador de posición en O desde el principio. Las tareas que ejecuta el ensamblador durante la primera pasada se describen en el diagrama de flujo de la figura 6-1. LC se inicializa al principio en O. Se analiza una línea de código simbólico para determinar si tiene una etiqueta @or la pmencia de una coma). Si la línea de ckligo no tiene una etiqueta, el ensamblador comprueba el símbolo del campo de instrucci6n. Si contiene una seudoinstrucción ORG, el ensamblador inicializa al LC en el número que sigue a ORG y regresa a procesar la siguiente linea. Si la línea tiene una seudoinstrucción END, el ensamblador termina la primera pasada y regresa para la segunda. (Nóteeseque una línea con ORG o END no debe tener un titulo.) Si la línea de código contiene un titulo, se almacena en la
TABLA M2 Tabla de 6-w
Palabra de mema
shblo o &C)*
de
para el programa en la tabla BS
Wfgo hexadecimal
Rep-tad6n
binaria
'*(tCj Representa el contenida del contador de localidades.
tabla de diredonea simbólicas junto con su ntimero binario equivalente, esperifkado mediante el contenida de L€. No se almacena nada en la tabla si no se encuentra un título. Despues tC se incrementa en 1 y se procesa una nueva lfnea de código. Para el programa de la tabla 6-8, el ensarnblador genera la tabla de di&oneg simbblicas que se lista en la tabla 6.12. Cada shbolo de etiqueta se almacena en dos posiciones de memoria y temina con una coma. Si la etiqueta contiene menos de tres caracteres, las localidades de la memoria se llenan con el &digo para espacia Se almacena en la siguiente posición de memoria secuencia1 el valor que se encuentra en LC mientras se p n b a la h e a . E1 programa tiene tres &mimes simbólicas; MM, SUB y DIF. Estos sirnbolos repmentan d W o n de ~ 12 bits equivalentes a las hexadecimales 106,107 y 108, m p d v a m m k ia tabla de d i i o n e s simbblicas ocupa t r e palabras para cada sfmbolo.deetiqueta -contrado y constituye los datos de saiida que genera el ensamblad~rdurante la primera pasada.
Segunda pasaida tbqwda en tabla
Las instrucciones de rndquina se traducen durante la segunda pasada m e diante p d m i e n t o s de b ú s q d a en tabla. Un procedimiento de b&queda en tabla a una hÚque& de entradas de tabla para deteminar si una opción e c a coincide con una de las que se encuentran en la tabla. Ei ensamb M r uWia cuatro tablas. Cualquiex símbolo que se encuentre en el programa debe estar disponible como entrada en alguna de estas tablas; de otra manera, el simbolo no puede inberpretarse. Asignamos los siguientes nombres a las cuatro tablas:
1. Tabia de seudoig&mcciones. 2'Tabja MRI, ~a6kno-MRi. 4 TabIa de símbolos dg d M 6 n .
diapdstim de
-r
Las entradas de la tabla de seudoinstniccwnes son los cuatro sImbo1os ORG, END, DEC y HEX. Cada entrada guia al ensamblador a una subrutina que prmesa la seudoin6brueción cuando se encuentra en el programa. La tabla MRI contiene los siete s ~ l o de s la instruccibn de referencia a memoria y su código de operaci6n de 3 bita equivalente. La tabla no-MRI contiene los simbolos para las 18 instruccione~de referencia a registro y de entrada-salida y su c6digo binario de 16 bits equivalente. La tabla de símbolo de direcci6n se genera durante la p-a pasada del proceso de ensamblado. El ensamblador busca estas tablas para encontrar el símbolo que se procesa en ese momento con el fin de deteminar su valor biario. Ins tareas que ejecuta el ensamblador durante la segunda pasada se describen en d diagrama de flujo de la figura &-2 L€ se inicializa al principio en O. Después se analizan las iíneas de c6dig0, una por cada vez. No se consideran las etiquetas durante la segunda pasada, por lo que el ensamblador llega de inmediato al campo de instmcci6n y prwede a comprobar el primer &&al0 que se encuentra. Primero verifica la tablri de seudoinstnicción. Una coincidencia con ORG envía al ensamblador a una subnitina que establece LC en su valor inicial. Una coincidencia can END tennina el proceso de traducción. Una mmdoinstnicci6n de operando produce urna conversi611del operando a binario. Este operando se coloca en la posici6n de memoria especificada por el contenida de LC. El contador de posici6n se incrementa después en 1 y el ensamhlador continúa analizando Ia siguiente h e a de &ligo. Si el simbola que se encuentra no es una 9wdoinstrucci611, el ensamblador se dirige a la tabla MRI. Si no se encuenka el sZmbo10 en esta tabla, el emamblador se dirige a la tabla no--. Un símbolo que se encuentra en la tala na-MRI corresponde a una instrueeidn de referencia a registro o de entrada-salida. El ensamblador almacena el c6digo de instrucción de 16 bib dentro & la palabra de memoria especificada por LC. El contador de posición se inaementa y se analiza una nueva h e a . Cuando se encuentra un simbolo en la tabla MRI,el ensambhdor extrae su caigo de 3 bits equivalenh y lo inserta en los bits del 2 al 4 de una palabra. Una instruccibn de referencia a memoria se espdfica mediante dos o tres símbolw. El q m d o símbolo es una direeci6n simbólica y el tercero, que puede estar pmente o no, es la letra 1. La direeeih simbólica se convierte en binario al buscar en la tabla de diiciones simbólicas. El primer bit de la instmi&6n se inicia en O o 1, dependiendo de si la letra I wtá ausente o pmente. Se enaambhn las tres p a m de1 código de instrucción binario y d"pu& se ahcenan en La localidad de memoria -cada por el contenido de LC.El contador de Localidades se incrementa y el ensamblador avanza a procesar la siguiente línea. Una tarea importante del ensamblador es comprobar los posibles errores en el programa simbólico. Esto se llama dingn&fko de m.Uno de tales errorea puede ser un simbolo no vaido de c6digo de mdquina que se detecta porque no estA presente en hs tabhs MRI y no-MRI. E1 ensamblador
Figura 6 2 Diagrama de flujo para la segunda pasada del ensambiador.
no puede traducir tal simbolo porque no conme su valor binario equivalente. En ese caso, el ensamblador imprime un mensaje de error para informar al programador que su programa simb6lico tiene un error en una línea de c6diga espe&&. Puede ocurrir otro error si el programa tiene una direcci6n shrkdlica qUe+lamp;bCoapame como una etiqueta. El ensamblador no puede t m d d la lima de cddiw hrma adema& poque el equivaIente bina150del
símbolo ho ~e en@rará &I la tabla de M n e s &licas generada durante la p h e m -da. 'Menacurrir otros errores y un ensamblador practico debe d-rh e imprimir un mensaje de emr para cada uno. Debe enfatizarse que un ensamblador practico es mucho m69 complicado que el que e explid aquí. La mayorfa de las computadoras le dan a l programador mapr flexibilidad para escribir programas en lenguaje ensamblador. Por ej-10, se le puede permitir al usuario utilizar un número o un simbolo para especificar una direccibn. Muchos ensambladores le permiten al usuario 4 c a r una d b x i 6 n mediante una expqesi6n acitmttica. También pueden especificafse muchas otras 6eudoinstrucciones para facilitar Ja tarea de programacibn. Conforme el lenguaje de ensamblador se vuelve más sofisticade, e l ' w m a emadlador se hace más complicado. 6-5
CjcJos del programa
Un nclo de ptbgrama es una secuencia de instrucdones que se ejecutan m u b v~~ cada wasi6n con un conjunto diferente de datos. Los ciclos de programa se especifican en Fortran mediante un enunciado DO (hacer). Ei siguiente es un ejemplo de un programa Fortran que forma la suma de ,100nhneros enteros.
El enuqdado número 3 se ejecuta 100 veces, en cada ocasión con un operando A@ diferente para cada J = 1, 2, ... ,100. Un programa de &tema que traduce un programa escrito en un lenguaje de programacibn. alto nivel (corno el anterior) a un programa de lenguaje de mAquina se llama wmpilndo~Un compilador es un programa más mmplidado que un ensamblador y requiere d conocimiento de programaci6n de sistemas para comprender por cmpleto su operación, No obstante, podemos -mostrar las funciones U i e m de un compilador al analizar el proceso de traducir el propama anterior a un programa de lenguaje ensamblador. Un compihdor puede utilizar un lenguaje ensarnblador como un paso ihkrmedio m la traducción o puede traducir el programa en forma directa a b b r h r
cornpiiadw
t
e
j
- 6 ~ 65 CM-, del pmpma
201.
Hi primer enunciado del programa Fortran es un enuiciado DIMENSIUN. Este enunciado instruye al compilador para reservar 100 palabras de memoria para 100 operandos. Ei valor de los opermdo~está determinado a partir de un enunciado de entrada (no listado en d programa), El segundo enunciado infama al m p i h d o r que los números son enteros. Si fueran del tipo real, el compihdor hubiera *tenidoque reservar posiciones para niuneros de punto flotante y generar insfrucciones que ejmtaran la aritmgtica resultante cm datoe de punto flotante. astos dos enunciados no son ejecutables y son similares a las swdoinstruaeiones de im lenguaje ensambiador, Supongamos que ef compilador resma localidades, las localidades de la (150)16 a la (1B3)16para los 100 operandos. Estas palabra$ de memoria reservadas se listan en b iíneas de la 19 a la 118 en d programa traducido de la tabla 6-13. Esto se aealka mediante la seudoinstrueti6n ORG en la línea 18, que eerpecifiea d or@m de ~ Q Soperanda El primer y el último operando se listan con un número decimal especifico, aunque estos valores no se conocen durante la compilaci6n. EI compiladcm d o mserva el espacio de TABLA 613 Programa simb61'ico &a
sumar 1MI números
"I
Línea -
LUP*
-
ORG 100 D A ADS STA PTR LDA NBR STA CTR =A ADDPTRI Iszm
-
/El origed del programa es HEX 100 /Cargar primera d i d h de operandos /Aiilma&nasen apunhdor /Cargar menos 100 /Almacénar*n a t a d o r /Borrar el acumulador
E2
0uN LOP ADS,
PTR,
m, m SUM,
STA HLT m 1 5 0 m 0 ' DEC-100
=o
m 0 ORG 150 DEC 75
DEC 23 END
j ~ k c e n a suma r
/-
/Primera d i d ó n de operandm /Esta posicibn btá m a d a para un apuntador /Constanfe p a r i d a b d w inicializado /Esta psidbn ests e r v a d a para un contador /ta sumh a á alnia-da aquf JE1 origen de tos operandos es HEX 150
/Ultimo operand.0 /Fin del programa slmbbiico
Programación básh de 1a -putadora
en la memoria y los valores se in~rtandespu&scuando se ejecuta un enunciado de entrada de datos. Los números de iííea del programa simbólico son &lo para referencia y no forman parte del programa simb6lico traducido. Al indhr el enunciado DO se traduce en las instrucciones de las heas 2 a la 5 y las constantes en hs heas de la 13 a la 16. La direccibn del: primer operando (18050)se almacena en la localidad ADS ,enla Iinea 13. La cantidad de vece3 que el ehundado de Furtran deh ejecuta= es 100. Por lo tanto, se almacena - 100 en la posici6n NBR Después el compilador genera las inslnicciones.en hs líneas de la 2 a b 5 para inichlhar el ciclo de programa. La dirección del primer operando se transfiere a la posicih M'R. Esto corresponde a establecer Am en A(1). Después el nCimero - 100 se transfiete a la posicibn CTR Esta pwicibn acbla como un contador y su contenido se incrementa en 1 rada vez que se ejecuta el ciclo de programa. Cuando d valor del contador Uega a cero,estai!&n compietadas las 100 operaciones y el programa dejar&el ciclo. Algunos compiladores traduciráin el enunciado SUM = O dentro una instrucci6n de máquina que inicialice la posicin SUM a cero. Después se hace una referencia de esta posicihn cada vez que se ejecuta el enunciado Pondmero 3. Un mpilador más inteligente comprender4 que la suma puede formarse en el acumulador y d o el resultado fml puede almacenarse en la posici6n SUM. El compilador producirá una instnicci6n en la línea 6 para borrar el AC. También m a r 4 una posici6n de memoria representada por SUM {en la ünea 17) para almacenar ei valor de esta variable cuando termine el d o . EI ciclo de programa especificado mdiante el enunciado DO se traduce a la secuencia de instrucciones que se listan en las ffneas de la 7 a la 10. La iínea 7 especrfica una instnrcci6n ADD hditecta parque tiene el simhlo 1. La d b i b n del operando actual se almacena en la localidad PTR. Cuando esta localidad se d b i o n a indirectamente la computadora considera el contenido de FT'R como 14 cbcci6n del operando. Como resultado, el operando de la psici6n 150 se suma al acumulador. Despu6 la posici6n PTR e incrementa con la instnicci6n rSZ de la h a 8, por lo que su valor cambia al de la dirección dd siguiente operando secuencial. La posicibn CTR se irmementa en la h e a 9 y, si no es c m , la computadora no brinca a la siguiente instruM6n. La instrucci6n que viene a continuación es una instnic&n de transferencia o brinca (BUN) al principio del ciclo, por lo que la computadora rieg~esaa repetir el &do una vez más. Cuando la posición CTR alcarm cero (dapub de que el ciclo m ejecuta 100 veces), se brinca a la siguiente insbucci6n y la computadora ejecuta Ias instrucciones de las llneas 11 y 12. La suma que se forma en el acumuIador se almacena en SUM y la computadora se detiene. Por claridad, se inserta aquf la instrucción de detener; en realidad, el programa se ramificard a una localidad en la cual continuará ejecutando el resta del programa o brincar&al principio de otro programa. N ó b e que ISZ en la iííea 8 se utiliza simplemente para sumar datos
contador de apuntador
1 al apuntador de direcadn PTR. Como la direccibn es un número positivo, nunca ocurrirg un b b . El programa de let tabla 6-13 introduce la idea de un apuntador y un contador que pueden usarse, junto con la operaci6n de direccionamiento indirecto, para formar un ciclo de programa. El apuntador sefiala la d k i b n del operando actual y ei contador controla la cantidad de veces que se ejecuta el ciclo del programa. En este ejemplo utilizamos dos posiciones de memoria para eshs funciones.En las computadoras cor~d s de un registro de praxsador, es posible utiihr un registro de procesador como apuntador, otro como contador, y un tercero como acumulador. Cuando los registros del procesador se utilizan como apuntadores y contadores reciben el nombre de registros fndice. Los registros índice ae analizan en la secci6n &5.
66
Programación de operaciones dtm4ticas y lógicas
La cantidad de inshucciones d i i i b l e s en una computadora puede ser de unos cuantos cientos en un sistema grande o de unas cuantas docenas en pequeño. Algunas computadoras ejecutan una operaci6n dada con una instrucci6n de mdquina; otras pueden n-itar una gran cantidad de instrucciones de mequina para ejecutar la misma operacibn. Como ejemplo, consideremos ias cuatro operaciones aritmdticas bdsicas. Algunas compuutadoras tienen instrucciones de miquina para sumax, restar, multiplicar y dividir. Otras, como la computadora básica, ,9610 tienen una instrucción aritmdticat ADD (sumar). Las operaciones que m se incluyen en el conjunto de instrucciones de mBquina deben implantarse mediante un programa. Hemos mostrado en la tabla 6-8 un programa para restar dos nberos. h programas para otras ~ c i o n e aritméticas s pueden desamIlarse de mane ra similar. Las operaciones que se efeckhn con una iqstrucci6n de máquina se dice que se realizan mediante la circuiterla. 'Las operaciones implantadas mediante un conjunto de instnicciones que constituyen un programa se dice que se implantan mediante pqamaci6n, Algunas computadoras proporcionan un conjunto amplio de instrucciones de hardware' diseñadas para acelerar las tareas comunes. Otras contienen un conjunto m á s pequeño de i n s ~ o n e s de hardware y se apoyan mas en el trabajo del software para muchas ope'aciones. La implantacibn de hardware ea d s costosa por los circuib adicionales dos para efectuar la operación. La implantaci6n de software da como rsultado programas m& largos, tanto en cantidad de instrucciones como en tiempo de qecución. Esta d ó n muestra la implaritación de software para unas cuantas operaciones ariñnéticas y lógicas. Pueden desarrollarse programas para cualquier opación &€mética y no s6Io para datos binarios de punto fijo sino también para d a b decimales y de punto flotante. La implantacidn de hardware de operacima aritmkticas se estable en el capitulo 10, uno
eSELS Pro&ramaci6n bsiaPca de la computadora
S contiene el multiplicando Ymntie~ el mdtipiicador
P forma el producto Ejeniplo con cuatru digiiae si@flcativwi
Figura M
Diagrama de flujo para un programa de muitipli&
Programa de multipliacih Ahora desarrollemos un programa para multiplicar dos ndmera. Para simplifiear el programa, no consideramos el bit con signo y asumimos sólo niheros positivas. Tambih suponemos que los dos ni5meros buiarios tienen no m8s de ocho, bits sqpíicativus, para que su producto no exceda la capacidad de la palabra de 16 bits. Es posible modificar el programa para que considere los signos o utilice números de 16 bits. Sin embargo, el producto resultaría de 31 bits de longitud y ocuparía dos palabras de memoria, El programa para multiplicar das nberos se basa en el procedimiento que utilizamos para multiplicar números con papeI y Ibpiz. Como se muestra en el ejemplo de la figura 6.3, el proceso de multiplicaci6n consiste en verificar los bits del multiplicador Y y sumar el multiplicando X tantas veces como dlgikos 1 existan en Y, dado que el valor de X se ha recorrido a la izquierda de una línea a la siguiente. Como la computadora d o puede agregar dos ndmems al mismo tiempo, reservamos una posici6n de memoria, representada por P, para almacenar la sumas intermedias. h s sumas intermedias se liaman productos parciales porque contienen un número parcial hasta que se suman todos los números. Como se muestra en eI ejemplo numérico en P, el producto parcial comienza en cero. El multiplicando X se suma al contenido de P para cada bit del multiplicador Y que es 1. El valor de X se recorre a la izquierda despuds de comprobar cada bit del multiplicador. El valor final de P forma el producto. El ejemplo num&rico tiene n h e r o s con cuatro bits significativos. Cuando se multiplican, el productb contiene ocho bits significativos. Ia computadora puede utilizar númeroa cm ocho bits significativas para conseguir un producto de hasta 16 bits. El diagrama de flujo de k figura 6-3 muestra el procedimiento paso a paso para programar la operaci6n de multiplicaci6n. El programa tiene un ciclo que se recorre ocho veces, una por cada bit significativo del multiplicador. Al principio la posición X contiene el multiplicando y la posici6n Y contiene el multiplicador. Se establece un contador CTR en - 8 y la localidad P' se tioma a cero. El bit multiplicador puede verificarse si se transfiere al registro E. Esto se hace borrando E, cargando el valor de Y dentro de AC, haciendo circular a la dereeha E y AC y aImacenando el número dwplazado de regreso a su posici6n Y. Este bit almacenado en E es el de orden menor del multiplieador. Ahora verificamos el valor de E. Si es 1, el rnulkiplicando X se suma al producto parcial P. Si es O, el producto parcial no cambia. Después se ejmta un corrimimb del valor de X una vez a la izquierda' al cargarlo dentro de AC circulando a la izquierda E y AC. Ei ciclo se repite ocho veces al incrementar h e i c i 6 n CiX y verificarcuando alcanza a cero. Cuando el contador llega a cero, el progrhma deja el ciclo con el producto almacenado en P. El programa de la tabla 6-14 lista las instrucciones para multiplicar dos nrlmeros sin signo. La inicializaci6n no se lista, pero debe incluirse cuando
i-m
206
w Prngram-
de &I computadora
M&
TABLA &a4
wp,
Prbpma para m d i i p I ' i ,das n3imero5
ORG 100 LDA Y
m
STA Y
sm
ONE,
BUN o m BUN m0 LDAX ADD P STA F
CLñ
ZRO,
1
LDAX
a I[Szm STA X
BUN LOP
m
x, Y, p,
HLTb DE€-8
H m OOOF T W B
HEXQ
m
@mar E /Cargar mul tiplicador /Transferir bit multipIi*cadora E
/Almamar multipficador desplamdo SVerificar si el bit es cero /El bit uno; ir a UNO /El bit es m;ir amCero /Cargar multiplicando /Sumar a l producb parcial IAl~lrpiaeenarproducto p;ucial /Borrar E /Cargar muf tiplicando /Corrimiento a la izquierda /Almacenat. mflltiplitiando recomdo jlnmemenlar contador /El contado?no es cero; =petir ciclo JEi ceintiidor es m o ; detener /Esta posicibn sirve como contador /El multiplicando se almacena aqui [Ei multiplicador se almacena aqui /El producto se forma aquf
el programa
se carga dekitro de k computadora. La. iniciaIizaci6n consiste en traer el multiplicando y el multiplicador a las localidades X y Y, respecc tiva-& inicializar el contador a - 8, e inieilizar la localidad P a cero. Si 'Bstas no se ini.cialhn, el programa puede comer con datos incorrectos. El pmgrsma mismo es directo y sigue los pasos que se listan en el diagrama de.flujo,Jjois c~mentarimp h n ayudar a seguir el procedimiento paso a
paw. Este ejemplo ha mostrado que si una computadora no tiene una instruai6n de máquina para una operad&^ requerida, la operacibn puede programarse mediante una w e n c i a de Instrqcciones de mAquina. Por lo tanto, hemos mostrado la implanhcibn de software para la operaci6n de ' multiplicación. ta jmplantaQ6n de hardware.correspondiente se presenta en la seccibn 10-3.
Suma de'doble preci6$n Cuando se multiplican des números de 16 bits sin signo, el resultado es un producto de 32 bits qué debe almacenarse &ndos palabras de memoria. Se &e que un niímero aima:cenado eÍi dos palabras de memoria tiene doble pi.ecisidn. Cuando se caliila un producto parcial, es necesario que se agregue
~
~
~
c
i
ó
n
m d
TABLA 6-15 Programa para sumar dos n b m de doble precisión
D A AL ADD BL STA CL CZA
CrL ADD AH ADD BH STA &
/Cargar A inferior /Sumar B inferior, aarrear E /Almacenar en C inferior /Limpiar AC /Circular para llevar el acarreo a AC(16) /Su- A superior y acarreo /Sumar B superior /Almacenar en C superior
HLT
M, BL, BH, a, -
/Posicih de los operandos
AL,
m,
-
un nhmero de doble precisi6n al multiplicando sobre el que se ejecuta un corrimiento, e1 cual es tambibn un niimero de doble precisi6n. Para mayor exactitud, el programador puede dewar emplear números de doble prixisi8n y ejecutar la aritmética con operandw que ocupen dos paiabras de memoria. Ahora desarrollamos un prugrama que suma dos números de
doble precisión. Uno de los números de doble precisi6n se coloca en dos localidades de memoria consecutivas, AL y AH, donde AL contiene los 16 bits de orden menor. Ei otro número ae coloca en las localidades BL y BH. E1 programa se lista en la tabla 6-15. las dos parb de orderi menor se suman y el a c a m se transfiere a E. EI AC se limpia y el bit en E se circula dentro de la posici6n menos significativa de AC. Las dos porciones de orden mayor se suman después al acarreo y la suma de doble preeisih se almacena en CL y CH.
Operaciones 16gicas La computadora básica tiene tres instrucciones de máquina que ejecutan operaciones Idgicas: AND, CMA y CLA. La 'insfniEci6ri LDA puede conside rarse como una operacibn lógica que transfiere m operando lógico dentro de AC. En la 8ecciBn 44 listamas 16 opwaciones lhgicas diferentes. las 16 v c i o n e s 16gicas pueden integrarse mediante software parque cualquier funci6n lógica puede implantarse usando las operaciones AND y complemataf. Por ejemplo, la operadbn OR no gstá disponible como una instrueción de mSiqulna en ia computadora básica. Por el teorema de DeMorgan reconocemos la relación x y = @'y')'. La aegunda expresibn rontiene sólo operaciones M y complemdar. Un programa que forma la operacibn OR de do4 operandos 16gicm A y B es como sigue:
+
e
o
~
m8
m Fqmnxih Wca de la computadora
Cargar primer operando A Comp1ementax para obtener A CM A S T A T M P Almacenar en ima localidad temporal Cargar segundo operando B LD A B CMA Complementar para obtener AND TNP ~plicsrlafunci~m AND~onA~anobtenerAAB CM A Complemenbr de nuevo para obtener A V B
LD R 0
Las otras operaciones lógicas pueden efectuarse mediante software de manera similar.
Operaciones de corrimiento Las operaciones de corrimiento circular son instrucciones de máquina en la computadora bisica. Los otros corrimientos de interés son los corrhimtos Idgims y aitmdticos. Estos dos corrimiento6 pueden programarse con una cantidad pequeña de instrucdones. El corrimiento ldgico necesita que los ceros se agreguen a las posiciones de los extremos. Esto se consigue con fadidad al h m a r y al hacer circular AC y E. Por lo tanto, para una operacihn l w c a de corrimiento a la derecha necesitamos las dos instrucciones. C LE
CIR Para una operacibn 16gica de despiazamimb a la izquierda necesitarnos las dos instrucciones
CLE CIL Los corrimientos ariídticos dependen del tipo de repmtacidn de niimems negativos. Para la computadora biaica hemos adoptado la repremntacibn de complemento a 2 con signo. Las reglas para los corrhientos aritméticos se &tan en la se~cibnM. Para un corrimiento aribn&tiro a la derecha es necesario que no se altere e1 bit de signo en la posicibn de la extrema izquierda, Pero el mismo bit de signo se recorre a la posicibn del bit de orden superior dd número. El programa para el corrimiento aritmetico a la derecha requiexe que estableE en el mismo valor que el bit de signo y b circulea la derecha, por lo t a n e
CLE /Limpiar E a O SPA /%ltar si AC es positiio; E pemanece en O
CHE IAC es negativo; etablecer E en 1 CIR /Circular E y AC Para el corrimiento aritmética a la izquierda es n e o que el bit que se suma en la posicibn menos significativa sea 0. Esfo se hace con facilidad al limpiar E antes de la operaci6n circular a la izquierda. El bit de signo no d e k cambiar durante esk corrimiento, Con una operacidn circular, el bit de signo se muwea E. Entonces es n-río comparar el bit de signo con el mismo valor de E despuds de la operaci6n. Si bs dos valores son iguales, el c o m e n t o aritmético se efectub en forma C D I W C t a . Si no son iguales, ocurri6 un sobreflujo. Un sobreflujo indica que el número en el que no se ejecut6 el corrimiento era demasiado grande, Cuando se multiplicó por 2 (mediante el conirniento), el n h e r o que se obtuvo excedió la capacidad de AC.
Con frecuencia, una misma parte del código puede escribir= una y otra vez en cüfemntes partes de un progtama. En lugar de repetir el código cada vez que se necesita, existe una ventaja obvia si las instrucciones mmmm se escriben una sola vez. Un conjunto de insmcciones comunes que pueden usarse muchas veces en un programa se llama una subrutina. Cada vez que se usa F a subrutina, en la parte principal del programa se ejecuta un brinco al comienzo de la subrutina. Después de que ce ejecuta la subrutina se hace un brinco de regreso al programa principai. Una subrutina consta de una m e n t i a completa de instrucdones que realiza una brea dada. Puede haun llamado a la subnitina desde cualquier parte del p-ma principal. Esto presenta el problema de cómo hacer que la subrutirta reconozca a que Iokalidad regresar, porque muchas localidadea &tes del programa principal pueden llamar a la misma subrutina. Por 10 tanto, es necesario almacenar la dirección de regreso de alguna manera m la computadora pAra que la subrutina sepa adonde regresat. Como ia llamada a una subrutina y el ~+bmoal programa princip d es una p a r i 6 n mmtín, todas ias computadoras proporcionan instnicciones especiales para facilitar la entrada y el retorno de una subrutínst. En la cumputadora básica, el enlace del pmgrama principal y una subnitina es una instnicci6n BSA (brinca y guarda la dirección de retorno). Para explicar cbmo se utiliza h iristruceibn escribamos una subrutina que ejecute ei eorrimienb del mntenMo .del acirmulador cuatro veces a la izquierda. Rmwiwr una palabra cuatro vm& eli una operación fitil para prmesar ntlmems decimaks codüicados en binario o caracteres alfanum6 ricos. Tal operación podría haberse hcIuido como una instnicci6n de maquina en la computadora. Como no está incluida, se forma una subrutina para realizar esta W. El programa de ki Zabla 616 comienza por cargar el
210
ctvfrum
Pmgramad6n bdisica de la computadora
TABLA 6-16 Programa para mostrar el mde subnihas
ORG 100 LDA X BSA 5H4
/Programa principal /cargar x /Ramificar a subrutina
STA X LDA Y BSA SH4
/Almacenar ndmero desplazado
STA Y m T HEX 1234
HEX 4321
/&rw y /Otra vez a subrutina /Almacenar n 6 m m dqlazado /Subnitina para d e s p b a la iquiada 4/Almacenar la direccibn de retorno aquí /Circular a la izquierda una vez /Circular a la izquierda por cuarta vez /ktabiemr AC(l3-16) en cem
/Real pragtama principal /Cubrir el operando
valor de X dmtro de AC. La siguiente imlmccí6n que se encuentra a BSA SH4. La Uistnicción BSA esta en la lacalidad 101. La subnitina SH4 debe =tomar a la h l i d a d 102 después de que finahe su m.Cuando se ejecuta la instruccihn BSA, la unidad de ccmtrol almacena la direccibn de retomo 1Q2dentro de la posici6n.ddinida por la M 6 n simb6b SH4 (la cual es 109), también transfiere el valor de SH4 + 1 al contador del programa. Después de que se ejenita esta instniccióq La b l i d a d de memoria 109 contiene el equivalente binario del hexadecÍmai 102 y el contador de p q m ma contiene el equivalente binario del hexadechd IOA. Esta ami611 ha guqdado h dimcibn de retarno y la subrutina se ejecuta ahora comenzando en la posicih 10A (porque este es el conaenido de PC en d siguiente ciclo de b68queda).
El cálculo de la subrutina circula el c o n ~ de o AC cuatro va la izquierda. Para realizar una operación de desplazamiento lógico bs cuatro bib de orden menor deben iniciarse en cero.Esto se hace al enmascarar FPPO con el contenido de AC. Una operacibn de enmamar es una operaciht AND lbgica que borra los bits de AC donde el operando enm9warado err cero y deja 10s bib de AC sin cambio &ando los bits del operando de enma8mramiento aon 1.
La última instruccibn de la subrutina regresa a la computadora al programa principal. Esto se consigue mediante la instniccibn de brinco indirecto, con una direccidn simb6lica idéntica a la que se usó para el nombre de la subrutina. La direccibn a la cual se brinca La computadora no es SH4 sino el valor que se encuentra en la posicidn SH4 porque &a es una instruccih de dimccionamiento indirecto. Lo que se enmtn5 en h posicidn 52.14 es la dirección de retorno 102 que se almacenó antes ahí mediante la instrucci6n BSA. 'Lacomputadora retorna para ejecutar la instmccibn de la pmici6n 102. El programa principal continiia al almacenar el número con el corrimiento dentro de la posicibn X. Después se recurre un nuwo n~mero hasta AC desde la p o s i c h Y y se hace otra llamada a la subrutina. Esta vez la lwalidad Sq4 contendrá la dimi6n de retorno 105 porque ahora 6ta es la posicihn de la siguiente instruqibn despuk de BSA. Se ejecuta el mrrimimito en el nuwo operando y la subrutina regresa al programa principal en la pasici6n 105. En este ejmpb observamas que la primera localidad de memorib de cada subrutina sirve como un enlace entre el programa principal y ia subrutina. El procedimiento para Uamar a una subrutina y retomar al programa principal se denomina mlam a subnitina. La instmcei6n BSA ejecuta una operación que por lo general se llama Ilrimadri de subrutina. La dltuna instruceibn de la subrutina ejecuta una operación que por lo general se llama retorno de subruiina. Es frecuente que el procedimiento usado en la computadora Msica para una llamada a subrutina w encuentre en computadoras con un m10 registro de procesador. Muchas computadoras tienen mdltiples registros de procesador y a algunos de ellos se l~ asigna el nombre de registros indice. En tales computadoras, por lo generaL se emplea un registro hdice para realizar el enlace a subrutina. Una instrucci6n de llamada a subrutina almacena la dirección de retorno en un egistro fndice. Se lleva a efecto una instniccibn de @tomode la subnitina medianfe un brinco a la dirección que se almacena en momento en el registro de Iridice.
P a r h e t m ~de subrutina y enlace de datos Cuando se llsnna a una sukmtina, el programa principal debe transferir los datas con los que se desea que trabaje h subrutfna. En el ejemplo anterior los datos se transfirieron mediante el acumulador. E l operando rx cargó a AC antes de la llamada. La subrutina recorrió el número y Io dej6 ahi para que lo aceptafa el programa principal. En general, es n e o que la subrutina teqp acceso a los datos desde el programa que la solicita y para regresar los resultados a ese programa. E1 acumulador puede usarse para un pahmetro de entrada único y un pardmelro de salida único. En las computadoras con mdltiples registros de prm&dm se puden transferir &S parámettrw de esta manera; Otra forma de tramkrir datos a una sub~tinaes mediante la memoria. Cm frecuencia ias datos se colman en
TABLA 617 P r o g r q para mmbq el a p a q u e de parámetm
ORG 200 LDA X BSA OK
m 3AF6 STA Y
HLT X/ Y,
orC
m m5 m 0 m0 CMA
STA TMl' LDA OR I CMA
w/
AND TMP CMA EZ OR BWN OR I EEXO
m
'
/Cargar el primer operado dentro de AC ;/Llama a la subrutina OR /El egundo operando está almcenado aquf /La suhtina retorna agui
/E1 pdmer oprandoíesu almacenado aquf /El resultada esta almacenado aqui XS~bmtina~QR ~CompI-im~r @raer operando /Almacenar en posicibn temporal /Cargar segundo operando /Gimpleme$ar -do operando )Aplicar AhTD al primer opgrando complementada /&mplem&hr utra vez para obtener OR /Iirciementardirecdi5n de retorno IRetomr al psogram prirrdpal /Alihamamiehto terhporal
pmicionee de mmn& .después de:la ktm& También pueden colocarse en uii blque de a h c e m d e n b . En seguida, e coloca k primera d i d 6 n del blque en ia lwdidad de memoria después de la,soli&ud. En cualquier caso, la d i 6 n de retorno siempre pmprciona .la informaci&nde enlace para transferir datos entre el,programa principal y la subniW. Como ejemplo, cons~erwno~ una subrutina que ejecuta la operacin QR lógica. Deben transferirse dos operandos a la subrutina y la subnitina debe retomar el tiesdtado de la opsraci6n. Puede usarse el acumulador para transferir yn ,gpecando y,para recibir el resultado. El otro operando se inserta en la. p i c i 6 n despub de la ínstruc@ón B S k E ~ t ose muestra en el programa de la tabla 6-17.-Elprimar q e ~ a n d o k p&ici6n X se carga a AC. El -da operando-= aImacena en la posicibn 202 despuk de la instrucci6n EEA. Una vez que ,sucede ia b d a , , la prbera Localidad en la subrutina con* qi nJmep 202 N6-, qime en este w,202 no es h h i 6 n de retorno: sino Ip +ción del q m d o pand do. La subnitina comienza a gecutar la,,operaci& OR al coriiplemqhr eli primer operando en AC y almacenado en la, lwalidad kmparal TMPi El segundo operando se carga dentro de AC mm$ante una instrucción indimta en la posicibn OR. No hay que olvidar que Ia posición OR c o n h et nhnero 202,Cuando Ia instmcci6n hace mferencia a ella en forma indirecta, elo@ de la p i r i h 202
.
- . se carga a AC. Es& operaiido-se GiipiekenbY despuCs se le aplica La funciSn AND con ei operando almacenado en TMP. Al complementarse e1 resultado se forma la operacihn OR.
El retorno de la subrutina debe manipulam para que el programa principal ccmtinde desde la posioibn 203, donde este ubicada la siguiente instnicción. Esto se logra al incrementar la poski6n OR con b instrucci6n ISZ.Ahora la lmaiid~dOR contiene el ndmeia 203 y üna instrucci6n BUN indirecta provaca un retorno al lugar adecuado. EB psibie tenef mas de un operafido después de la instruccibn BSA. La subnitina ¿& incrementar la direcci6n de retorno aimacenada en su primera localidad para cada operando que exime del programa solkihte. El programa solicitante puede reservar una o m65 localidades para que la subrutina devuelva 19s resultad- que se cdcubron. Para estas localidades también debe inrrementarse la primera localidad en la subrutina a n b del retorno. Si hay una gran cantidad de datos por transferirse, pueden colocarse en un bloque de almacenamiento y después se utilmr6 la diFecci6n del primer blque corno parhetro de enlace. TABLA 618 Subrutina para mover un bloque de datos
BSA
MVE
HEX 100 H E X m DEC -16
m,
HLT mx.0 LDA MVE 1 STA m1
rsz MVE
LDA MVE 1 STA PT2 ISZ MVE LDAMVEI STA m
WP,
Isz MVE LDAFTlI
STA FT2 1 ISZ m1 JSZ m ISZ m BUN LOP BUMMVEI
m, m, m,
-
/Programa principal /Ramificar a subrutina /Primera direwibn de datos fuente /Primera dlmci6n de datos destino /Número de datos por mover [$ubruiina MVE /Traer la direccibn de tuente /Almacenar en primer apuntador /Incrementar direccibn de retorno /Traer direccibn destino /Almacenar m segundo apuntador /incrementar dirección de retorno /Traer nítmero de datas j Almacenar en confadar /Incrementar dlrecci6n de retorno /Cargar datos fuente /&naceriar en destino /Incrementar apuntador fuente /Incrementar apuntador destino /Iswementar contador /Repetir 16 veces /Retornar a programa principal
214
-O
SEIS
Programación básica de la computadora
En la tabla 6-18 se lista una subrutina que transfiere un bloque de datos que comienzan en la dirección 100 a un bloque que comienza con la dirección 200. El tamaiio del bloque es de 16 palabras. La primera introducción es una llamada a la subrutina MVE, La primera parte de la subrutina transfiere los tres parámetros 100, 200 y -16 desde el programa principal y los coloca en su propia posición de almacenamiento. Los datos se transfieren haeia y desde sus bloques mediante el uso de dos apuntadores. El contador asegura que s610 se muevan 16 datos. Cuando la subrutina completa su operación, los datos requeridos están en el bloque que comienza desde la posición 200. El retorno hacia el programa principal es a la instrucción HLT.
6-8
Programación de entrada-salida
Los usuarios de la computadora escriben programas con símbolos que están definidos mediante el lenguaje de programación empleado. Los símbolos son cadenas de caracteres y a cada carácter se le asigna un código de 8 bits para que pueda almacenarse en la memoria de la computadora. Un carácter codificado en binario entra a la computadora cuando se ejecuta una instrucción INP (entrada). Un carácter codificado en binario se transfiere al dispositivo de salida cuando se ejecuta una instrucción OUT (salida). El dispositivo de salida detecta el código binario y escribe el carácter correspondiente. La tabla 6-19(a) lista las instrucciones necesarias para introducir y almacenar un carácter en la memoria. La instrucción SKI comprueba la bandera de entrada para ver si hay disponible un carácter para la transferencia. Se salta la siguiente instrucción si el bit de la bandera de entrada es 1. La instrucción INP transfiere el carácter codificado en binario hacia AC TABLA 6-19 Programas para introducir y sacar un carhcter a) Introducir un carácter SKI /Comprobar bandera de entrada CIF, BUB CIF - /Bandera = O, brincar para comprobar de nuevo INP /Bandera = 1, introducir carácter OUT /Escribir carácter STA CHR /Almacenar carácter
HLT CHR, b) Sacar un carácter LDA CHR COF, SKO BUN COF OUT
/Almacenar carácter aquí /Cargar carácter dentro de AC /Comprobar bandera de salida /Bandera = O, ramificar para comprobar de nuevo /Bandera = 1, sacar carácter
HLT
CHR,
HEX 0057
/El carácter es "W"
(0-7). -u& se escribe el cadctei mediante la instruccibn OUT. Una unidad temhai que comunica en forma directa con tina computadora no eel carácter cuando se oprime una k l a . Para impWIo, ,es necesario enviar una instrucción OUT para la impmra. De esta manefa, el usuario se asegura de que ocurra la transfemfcia correcta. Si la insmcción SKI encuentra el bit de bandera en O, se ejecuta fa siguiente instrucción en secuencia. Esta insttucci6n es un brinco para retomar y comprobar el bit de bandera otra vez. Como el dispositivo de entrada es mucho d s lento que h computadora, ,las dos htmcciones del ciclo se ejecutarán muchas vecw antes de que se transfiera un carácter al acumulador. La tabla &19@) lista las instrucciones necesarias para escribir un carácter almacenado inicialmente en la memoria. Primero se carga d car6cter a AC. DespuQ se comprueba la bandera de saiida. Si es O, la computadora permanece en .unciclo de dos instrucciones comprobando el bit de bandera, Cuando la bandera cambia a 1, se transfiere el carhcter del acumuiador a la impresora.
Manipulacibn de caracteres Una computadora no es s61o una computadora sino tambih un manipulador de sXmbo105. Los caractem d f i e a d o s en binario que tepresentan simbolos pueden manipularse mediante instrucciones de computadora para realizar diveraas tareas de procesamiento de datos. Una de fales t m s puede reunir dos caraen una palabra. E&o es conveniente porque cada caricter w p a 8 bits y una palabra de memoria contiene 16 bits. El programa de la tabla 620 lista una subrutina b d a MZ que introduce dw caracteres y los "&mpacaU en una palabra de 16 bib, ta palabra empacada permanece en el acumulador. NNBh que la subnitina SH4 (tabla 6-16)se solicita dos veces para e o e r el acumulador ocho veces hacia la izquierda. TABLA 6-20
Subrutina para introducir y guardar junb dos c a r a e m
m2,
-
FST,
SKr BUN m
INP OUT
BSA SH4 BSA SH4 SCD,
/Entrada de subnitina /Introducir primer d c t e r /Recorrer a la iaquierda cuatro veces /a la izquierda cuatro vem8s
SKI BUN SCD
INP
/ I n d u c i r egundo cai-ach
OUT BUN i N 2 1
/Retomar
C A P h L O SEIS
Pr@gmrnacihbásica de La computadora TABLA &2i Prqpma para almacenar caracteres de enkda en un buffer
LOP,
LDA STA PTR BSA IN2 STAmI ISZ PTR
fiUN LOP
/Cargar primera direccibn del buffer
/Inicializar apuntador /Ir a la subrutina IN2(tabla 6-20) /Al,macenarpalabradedoblecatackrenelbuffer /Incrementar apuntador /Ramificar para i n d u c i r rnhs caracteres
HLT
ADS,
m,
HEX 5&3
/Primera direccibn de buffer /Pasieibn para aputitador
HEXO
En el análisis del ensamblador
considerd que el programa simbhlico
está ahacenadu en un bloque de localidades adyaqtes de la memoria que se denomina comQnmente bufer. E l programa simbólico que se imprime se
inbduce por el dispositivo de entrada y se almacena en posiciones de memoria consecutivas en el buffer. E) programa que se lista en la tabla 6 2 1 puede utilizarse para introduur un psograma sirnbbiico desde el teclado, empacar dos caracteres en una palabra y almacenarlos en el buffer. La primera dirección del buffer es 500. El primer cardckr doble se almacena en la p~sici6n500 y todrw los caracteres se almacenan en posiciones secuenciales. El programa utiliza un apuntador para llevar un registro de la posici6n achtalmente vacía en el buffer. No se u t i k un contador en el programa, por lo que los caracteres se leer& mientras están dispanibIes o hasta que el buffer llega a la posición O (despuéa de la.posici&nFEF). En una situacibn prsctica podría ser necesario limitar el tamaiío del buffer y podría usarse un contador pwa este prop6sito. N6tese que se solicita la subrutina IN2 de la tabla 6-u) para introducir y empacar los dos caracteres. A l analizar la segunda pasada del ensamblador en la seccidn 6 4 se mencion6 que una de las operaciones m6s comunes de un ensamblador es una bdsqueda en tabla. Esta es una operación que busca en una tabia para
TABLA 6-22 Programa para cumparar dos palabras LDA WD1
CMA INC ADD WD2
/Cargar primera palabra
SZA
/Formar complemento a 2. /Sumar segunda palabra /SaItar si AC B cero
BUN UEQ BUN EQL
/Brincar a rutina "diferente" /Brincar a rutina "igual"
m, m,-
saber si contiene cierto símbolo. La búsqueda puede realizarse al comparar d símbolo dado con cada uno de bs slmbols ahcenados en la tabla. La btkqueda termina cuando ocurre una coincidencia o cuando ninguno de los simbolis coincide. Cuando ocurre una coincidencia, el ensamblador recupera el valor binario equivalente. En la tabla 622 se lista un programa para comparar dos palabras, 1La comparacih se realiza al formar el complemento a 2 de una palabra (como si fuera un niunero) y al sumarla en forma aritmktica a la segunda palabra. Si el resultado es cero, las dos palabras son iguales y ocurre una coincidencia. Si el multado no es cero, las palabras no aon iguales. El programa puede servir como una subrutina en un programa de b-ueda de tabla.
Xnterrupcibn del programa El tiempo de ejmsci6n de programas de entrada y salida se f o m sobre todo del tiempo que necesita la computadora para esperar al dispositivo externo para que active su bandera. El ciclo de espera que comprueba la bandera mantiene ocupada la computadora con una tarea que emplea una gran cantidad de tiempo. Este tiempo de espera puede eliminarse si se utiliza la opci6n de interrupcidn para notificar a la computadora cuando está activada una bandera. La ventaja de utilizar la interrupción es que la transferencia de infmaci6n se inicia cuando hay una sdicitud de un dispositivo externo. Mien tras tanto, la computadora puede ocuparse en ejecutar otras tareas útiles. Es obvio que, si no reside otro programa en la memoria, ia computadora no tiene nada qué hacer, así que bien puede comprobar las banderas. La opción de interrupcihn es dtil en un ambiente de multiprogramaci6n cuando residen dos o mas programas en ia memoria al misms tiempo. S6Lo puede ejecutarse un p&ama en un momento dado, aunque dos o más programas pueden residir en Ia memoria. Por lo general los otros programas esperan datos de entrada o salida. lia función de la opcibn de intempcih es cuidar h transferencia de datss de uno o mAs programas mientras otro programa se ejecuta en ese momento. El programa que corre
debe incluir una uisttucci6n TON para atender la interrupción. Si no se usa la opcibn de inkrrupcidn, el programa debe incluir una instruccibn IOF para apagarh. (131 intemrptor de mcmdido' de la computadora podría también apagar la intermpci6n.) La opcibn de intwnrpci6n permite que el programa principaI avance hasta que el dispositivo de entrada o salida active su bandera como lista. Cuando una bandera esta activada en 1, la computadora completa la ejecuci6n de Ia btn-icri6n en procm y despuk reconoce la interrupción. El mltado de esta acci6n es que la direceibn de retorno se almacena en la locaiidad 0. h p u & se ejecuta k inskmcción de la ledidad 1; esto inicia una rutina de ~erviciopara la transferencia de entrada o salida. i.a rutina de servicio puede almacenarse en cualquier parte de ia memoria siempre que
218
SELS - 4 6 n
básica de Ia computadora
una fransfemcia al comienza de la rutina se almacene en la localidad 1. La rutina de ervicio debe tener inshcciones para ejecutar las siguienb m a s :
1. Salvar el contenido de los registros del procesador. 2 Comprobar cual bandera está activada. 3. Dar servicio al dispositivo q y a bandera está activada. 4 Rmperar el contenido de lm registros del procesador, 5. Habilitar la @6n de interrupción. 6. Regresar al programa principal.
El eontehido de lm regisiros del p m ' d o r ante de la intemupcih y despuk del retorno al programa prindpal debe ser el dsmo; de otra manera el programa principal puede ejecutarse con error. Como la rutina de servicio puede utilizar estos registros, es necesario ''~lvar"su contenido al principio de la rutina y "recuperarlo" al h l . La secuencia mediante la cual se mprueban bs banderas dicta la prioridad asignada a cada dispositivo. Aunque pueden advarse dos o m8s banderas al mismo tiempo, los dispositivos sori atendidos uno a la vez. Se atiende primero el dispositivo cuya prioridad es mayor y despub al que tiene una prioridad menor. La aparición de.una intemupci6n inhabilita la opci6n de más intemp dones. La r u h de centicio dek habitar la inkrrupcibn antes del retorno al programa principal. Esto habilitad interrupciones posteriores mientras h computadora ejecuta el programa prineipat' La opci6n de intampci6n no debe habilitarse hasta que se carga la d M h de retorno en el contador del p'ogfama.
Un ejemplo de un programa que da semicio a una interrupci6n se lista en la tabla 6-23, La posici6n O 'se reserva para la direcci6n de retorno. La pmicibn 1 tiene una instrucción de brinco al inicio de la rutina de semicio SRV. IA parte listada del programa principal tiene una instruccibn ION que habilita 11a intermpcibn. Supongamos que ocurre una interrupci6n mientras la computadora ejecuta la instrucci6n de la localidad 103. El ciclo de i n k mpcibn almacena el equivalente bharia del hexadecimal 104 en la posici6n O y brinca a la posicibn 1: IA instmcci6n de brinco a la posici6n 1 envía a la computadora a la rutina de servicio a la interrupci6n SRV, La rutina de servicio de la intempci6n ejecuta las seis tareas mencionadas. Los contenidos de AC y E se almacenan en posiciones especiales. (Estos son los únicos registros del procesadar de la computadora bAsica.) Las banderas se verif~canen forma secuencial, primero las banderas de entrada y después las banderas de salida. Si una o ambas banderas están activadas, se trmfiete un grupo de d a b hacia o desde el buffer de memoria correpandiente. A n b de retomar al programa principal, se m p e r a el contenido previo de E y AC y se habilita la opcidn de intemipci6n última instnicci6n provma un ba la dicecei6n almacenada en la localidad O. Esta es la dwcci6n de retorno almacenada ahí durante el ciclo de in-p ción. Por lo tanto1 el programa principal continuad desde la posicibn 104, donde se interrumpi6.
SECU&
68 Pmpmación de entrada-~~lida
219
TABLA 6-23 P m p m a para dar m i c i o a una intemipcibn
BUN SRV CLA ION LDA X ADD Y STA Z
/Diretcibn de retorno almacenada aquí /Brincar para dar servicio a rutina /Parte, d d programa que se ejecuta /Encender opcibn de interrupcibn
/La inlerrupcibn ocurre aquí /El programa retorna ñqul despub de la interrupción
STA SAC
cm
STA SE
SKI BUN M
/Intemimpir servicio a la nitina /Almacenar contenido de AC /Almacenar contenido de AC /Mover E dentro de AC(1) /Almacenarcontenido de E . /La W w a estd apagada, comprobar siguiente bandera /La bandera eskA activada, introducir cardcter
OUT
STA PTl 1 ISZ PT1 SKO
BUN m LDA m I OUT
ISZ m
LDA SE QL
LDA SAC ION BUNZI(OI
SAC, SE, Rl,
m,
/Imprimir cadcter /Aimamnarlo en buffer de entrada /Incrcmcntar apuntador de entrada /Comprobar bandera de salida /Lahñndcra esth apagada, salir /Cargar carhcter de buffer de salida /CarActcr de salida /Incrementar apuntador de salida /Rcstaiirrir vaIor de AC(1) /Corrimiento a E /Restaiimr contenido de AC /Habiliiar internipcibn /Retornar a1 programa principal /AC csbí slmacenado aquí / E esU almacenado ñqul /Apuntadar de buffcr de entrada /Avuntador de buffer de salida
Una computadora típica puede tener muchos m6s dispositivos de eny salida conectados a la opción de interrupci6n. Además, las fuentes de interrupcibn no se limitan a transEerencias de entrada y salida. Pueden usarse interrupciones con otros pmp6sitos, como para procesar v r e s internos o candiciona de alarma especial. En la seccibn 11-5 puede encontrarse un análisis m& a n p l i ~de las interrupciones y algunos conceptos avanzados reladonadds con este importante tema. trada
m
-:S
Pqmm&n básica de Ia computadora
ó-l.
E1 siguiente programa estA almacenado en la unidad de memoria de la cumpukidorabásiria. Muatre el contenido de AC,PC,e IR (en hexadecimal) finai, despub de que +ute sada instnrcci6r~Todos los nifmeroei Estados.abajo est&nen hexadecimal.
aI
CLA ADQ 016 BUN 014 HLT AND 017 BUM 013 C1A5
93136
-2
6-3.
El siguiente programa es una lista de instrucciones en c6digo hexadecid. La computadora ejecuta las inctrucciom comenzando m la dirección 100. ~ Q u contienen d AC y la palabra de memoria en la dkción 103 cuando se detiene la computadora?
Liste el programa de lenguaje ensarnblador (de las instrucciones biirias equivalentes) generado mediante un mmpilador del siguiente programa Fortran, Considere variables enteras.
SUM = O SUM-SUli+A+B DIF = DIF - C
SlJll=SUH+DIF
6 4
6-5.
64.
¿Puede usarse la letra 1como una d i d d n simbbliea en el programa de lenguaje ensamblador definido por la computadora básica? Justifique la respuesta. >LQuB sucede durante la primera pasada del ensamblador (figura 6-1) si la Ilnea de c6digo que tiene una seudoinstrucei6n OR o END también tiene una etiqueta? Modifique el diagrama de flujo para incluir un mensaje de error si ocurre esta. Una llnea de código en un programa de lenguaje ensamblador es como sigue:
DEC -35 a. Muestre que se necesitan las cuatro palabras de memoria para almacenar la línea de d i g o y pmprcionar su contenido binario. th Muestre que una palabra de memoria almacena el &digo b i i r i o tradu6-7.
6-8.
6.9.
6-10.
6-11.
cido y proporciona su contenido binario. a. Obtenga la tabla de direcciones simbblicas generada para el programa de la tabla 613 durante la primera pasada del ensamblador. b. Liste el programa traducido en hexadecimal. La ~eudoinstruc~i6n 3SS N @ ] q u einiciado mdiaate un símbolo)en ocasiones se emplca para reservar N palabras de memoria para un ggnipo de operandos. Por ejemplo, la línea de d i g o
infoma d ensambladar que va a quedar l i W un bloque de 10 (decimal) loalidada,.comenzando desde la localidad A. Esto es si& al enunciado de Fo&mn DIMEMIDN A(10). Iddifique el diagrama de flujo de la figura 6-1 para procesar '&a seudoinstruccibn. Modifique el diagrama de flujo de la figura 6-2 para que incluya un mensaje de error cuando una direeeibn simb6liea no esté definida mediante una etiqueta. Demuestre cdmo pueden almacenarse en memoria las tablas MRI y no-m, b t e el programa del lenguaje onsambladot (de las instruccimea binarias equivalentes)generado mediante un mmpilador para el siguiente enunciado ZF:
El programa brinca al enunciado 10 si A - B 0. 612.
a. Explique en palabras qu4 realiza el siguiente progcama cuando se ejecuta. ~Guá1es el valor de la posición CXR cuando se detiene la computad~ra?
b. Liste la tabla de direcciones simbb1ieas que se obtiene durante la primera pasada del mnibtdor. c.b t e el d i g o hexadwimal del programa traducido.
CAP~TULOSEIS
Programación básica de la computadora
ORG 100 CLE CLA STA CTR LDA WRD SZ A
B U N ROT ROT 1
AGN 1
STP CTR 1 WRDl
BUN STP CIL SZE BUN AGN BUN ROT CLE ISZ CTR SZA BUN ROT HLT HEX O HEX b2CI END
Escriba un ciclo de programa, utilizando un apuntador y un contador, que borre a O el contenido de las posiciones hexadecimalesde la 500 a la 5FF. Escriba un programa para multiplicar dos números positivos mediante un metodo de suma repetida. Por ejemplo, para multiplicar 5 X 4, el programa evalúa el producto al sumar 5 cuatro veces, o 5 + 5 + 5 + 5. El programa de multiplicación de la tabla 6-14 no está inicializado. Después de que se ejecuta una vez el progama, la posición CTR se quedará con cero. Muesbre que si el programa se ejecuta de nuevo comenzando de la posición 100, el ciclo se recorrerá 65536 veces. Agregue las instrucciones necesarias para inicializar el programa. .Escriba un programa para multiplicar dos números positivos sin signo, cada uno con 16 bits significativos, con el fin de obtener un producto de doble precisión sin signo. Escriba un programa para multiplicar dos números de signo con números negativos que están al principio en representación de complemento a 2 con signo. El producto debe ser de precisión única y en representación de complemento a 2 con signo si es negativo. Escriba un programa para restar dos números de doble precisión. Escriba un programa que evalúe la OR lógica exclusiva de dos operandos lógicos. Escriba un.programa para la operación de corrimiento aritmético a la izquierda. Brinque a OVF si ocurre un sobreflujo. Escriba una subrutina para restar dos números. En el programa que se llama, a la instrucción BSA le siguen el susbraendo y el minuendo. La diferencia se
devuelve al programa principal en la tereera p i c i 6 n despub de la instrucci6n ESA,
6-22.
W ~ b una a subnitina para complementar cada palabra en un bloque de datos. En el programa que se llama, a la instnrcci6n BSA le siguen dos parAm&ros:la direcci6n de comienzo del blaqrie y el número de paiabras en el bloque.
6-23.
k i b a una subrutina para circular E y AC cuatro veces a la derecha. Si el AC contiene e1 hexadecirnal O 7 K y E = 1, ~ d m quedan o los contenidos de AC y E despub de que se e j w t a la subrutina?
ó-24.
Escriba un programa para aceptar caracteres de entrada, empacar dos caracteres en una palabra y almacenarlos en posiciones wnsecutivas en un buffer de memoria. La primera direcci6n del buffer ea (400),El tamaño del bufler es de (512), palabras. Si el buffer tiene un sobreflujo la computadora debe detenerse. Escriba un programa para desempacar dos caracteres de la posici6n WRD y almacenarlos en los bits del O al 7 de las posiciones CH1 y CH2. Los bits del 9 al 15 deben contener ceros. Obtenga un diagrama de flujo para un programa que compruebe un código CR (hexadecimal OD) en un buffer de memoria. El buffer contiene dos caractem por palabra. Cuando se encuentra el c6digo para CR,d programa lo transfiere a los bib de1 O al 7 de la posición LNE sin afectar los bits del 8 al 15. Traduzca la nitina de servicio SRV de la tabla 6-23 a su d i g o hexadecimal equivalente. Considere que la rutina esta alrnamda comenzando d d e la posicibn 200. k i b a una rutina de servicio de interrupci6n que ejecute todas las funciones nqueridas pero que el dispositivo de entrada atendido &lo si una posición espxial, MOD, contiene &lo 1. El dispitivo de salida se atiende 9610 si la posici6n MOD contiene únicamente diitos 0.
6-25.
6-26.
6-27.
6-28.
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u
EAPfTUkO SEIS Programaci6n básica de la computadora
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1 '
J
EN ESTE CAP~TULO 7-1 7-2
7-3 7-4
Memoria de control Secuencia de la h i b n Ejemplo de un mimoprograma D i j o de la unidad de ~ontrol
7-1 Memoria de control La función de la unidad de control en una canputadora digital es iniciar secuencias de microoperaciones. La cantidad de tipos de operaciones dife rentes que estdn disponibles en un sistema dado es finita. La complejidad del sistema digítal se deriva de la cantidad de secuencias de micrmperaciones que x ejecutan. Cuando la circuitería genera seibles de control por medio de t h i m s de diseño lógico ~nvencion&se dice que la unidad de control es por circuiterh. La micrdprogramaci6n es una segunda altemativa para dheñar la unidad de control de una mrnpubdora digital. El principio de micropgramaci6n es un m M o elegante y sistemático para controlar las secuencias de dcmoperaciones en una computadora digital. La funcibn de controI que especifica una microoyieraci6n es una variable binarh. Cuando se halla en un estado binarid se ejecuta la microoperaci6n correspondiente. Una variable de control en estado binario opuesto no cambia el estado de las'regktroc en el sistema. El ~ t a d o activo de la variable de control puede ser el estado 1 o el edtado 0, según la aplicacidn. En un sistema organizado con bus, las seirala de control que especifican micmperaciones son grupos de bits que seleccionan las trayectorias en los multiplk* res, decodificadores y unidades 16gicas arh&tieas. h unidad de control inicia una serie de pasos -&les de rnicroope raciones. Durante cuaIquier momento, se van a iniciar ciertas microoperaciones, mientras otras q~edaninactivas. Las variables de control pueden
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C
A
SIETE O Control microprogramado
~
palabra de control f
microinstruccidn microprograma
\
memoria de control
representarse en cualquier momento mediante una cadena de dígitos 1 y O, que se denomina palabra d e control. Las palabras de control pueden programarse para realizar diferentes operaciones sobre los componentes del sistema.' Una unidad de control cuyas variables de control binario se almacenan en la memoria se llama unidad de control microprogramada. Cada palabra en la memoria de control contiene una microinstrucción. La microinstrucción especifica una o más microoperaciones para el sistema. Una secuencia de microinstrucciones constituye un microprograma. Como no se necesitan alteraciones del microprograma una vez que la unidad de control está en operación, la memoria de control puede ser una memoria de sólo lectura (ROM). El contenido de las palabras en la ROM es fijo y no puede alterarse mediante la programación simple porque no es posible escribir en la ROM. Las palabras en ROM se vuelven permanentes durante la producción de la unidad. El uso de un microprograma implica la colocación de todas las variables de control en palabras de ROM para que las use la unidad de control a través de operaciones de lecturas sucesivas. El contenido de la palabra en ROM en cierta dirección especifica una microinstrucción. Un descubrimiento más avanzado conocido como microprogramación dinámica permite que un microprograma se cargue al principio desde una memoria auxiliar; por ejemplo, desde un disco magnético. Las unidades de control que utilizan la microprogramacibn dinámica emplean una memoria de control en la que se puede escribir. Este tipo de memoria puede utilizarse para escribir (para cambiar el microprograma) pero, por lo general, se utiliza para lectura. Una memoria que es parte de una unidad de control se denomina memoria de control. Una computadora que emplea una unidad de control microprogramada tendrá dos memorias separadas: una memoria principal y una memoria de control. La memoria principal estli disponible para que el usuario almacene programas. El contenido ,de la memoria principal puede variar cuando se manipulan los datos y cada vez que se cambia el programa. El programa del usuario en la memoria principal está formado por instrucciones de máquina y datos. En contraste, la memoria de control contiene un microprograma fijo que el usuario ocasional no puede alterar. El microprograma consta de instrucciones que especifican diferentes señales de control interno para la ejecución de microoperaciones de registro. Cada instrucción de máquina inicia una serie de microoperaciones en la memoria de control. Estas microinstrucciones generan las microoperaciones para llevar a cabo la bfisqueda de la instrucción en la memoria principal; para evaluar la dirección efectiva, para .ejecutar la operación específica mediante la instrucción y para retornar el control a la fase de búsqueda con el fin de repetir el ciclo para la siguiente instrucción. La configuración general de una unidad de control microprogramada se muestra en el diagrama de bloques de la figura 7-1. La memoria de control se considera como una ROM, dentro de la cual se almacena toda la información en forma permanente. El registro de direccionamiento de la memoria
227
SEJCCX~N 7-1 Memoria de control
Enrrada =terna
+J-HGHTHT\ I
Generador de
W t m de
la d i d b n wsiguiente iador)
dimiwiti
Memoria de
Registm de
Palabra de Eontd
Wormadbn.de la direccjbn siguiente Figura 7-1 Organización de control microprograrnada.
registro d~
direccibn de control
registro de lineas
de controI especifica la direccihn de la microinstrucci6n y el registro de datos de control contiene la microhstrucci6n que se lee de la memoria. La micruinstrucci6n contiene una palabra de control que especifica una o más micmoperaciones para el prricesador de datos. Una vez que se ejecutan estas
operaciones, el contra1 debe determinar la siguiente d i c i b n . La posicidn de la instruccián siguiente puede ser la más pr6xima en secuencia a puede ubicarse en cualquier otra parte en la memoria de control. Por esta radn, es necaario utilizar algunos bit5 de la microinstrucci6n presente para controbr la generacihn de la direcci6n de la siguiente microinstruccibn. La direccibn siguiente también puede ser una funci6n de condiciones de entrada externa. Mientras se ejecutan las microoperaciones se calcula la siguiente dimxi6n en el circuito generador de la direccidn siguiente y despub se transfieren al regstro de direccionamiento de control para leer la pr6xima microjnstmcci6n. Por lo tanto, una microinstniccibn contiene bits para iniciar microoperaciones en la parte del pmcesador de datos y bits que determinan la secuencia de direccibn para la memoria de control. El generador de la .siguiente instrucci6n en ocasiones se llama un secuencindor de micropmgrama, porque determina la secuencia de direccibn que se lee en la memoria de control. La direccidn de la siguiente instnicei6n puede especificarse de varias maneras, dependiendo de las entradas del secuenciador. Las funciones tipicas de un menciador de microprograma son incrementar el registro de direccionamiento de control en 1, cargar una direccih de la memoria de control en el registra de direccionamiento de control, transferir una diremi611externa o cargar una direcci6n inicia1 para iniciar las operaciones de control, El registro de datas de control contiene la rni~~0imtmcci6n pmmte mientras que la siguiente dirección se calcula y se lee en la memoria. El registro de datos en ocasiones se denomina registro de arquitectura pmlela (pipeline) u paralelo. Ya que permite la ejecucibn de las rnicrmperaciones especificadas mediante la palabra de control simultáneamente con la generacihn de la siguiente microinstruccidn. Esta configuraci6n requiere un reloj de dos fases, donde se aplica una de éstas al registro de díreccimarniento y la otra a1 registro de datos. El sistema puede operar en el registra de datos de control al aplicar una d a fase del reloj al registro de d-onamiento. ta palabra de control y la informaci6n de la siguiente direccibn se toman de la memoria de controI.
No hay que olvidar que una ROM opera como un
--
circuito combinatorio; con el valor & la direcci6n como entrada y la paIabra correspondiente como sdida. El contenido de la palabra especificada en ROM permanece en hs Iineas de salida, en bnto su valor de dirección se encuentra en el registro de direcci6n. No se necesita d a 1 de lectura como en una memoria de acceso aleatorio. Cada pulso de reloj ejecutara las rnicrooperaciones especificadas
d i a n k la palabra de control y tambikn transferid una nueva direccibn al
Control de iínew
internas
registro de direcei6n de control. En el ejemplo que sigue consideramos un reloj de una sola fase, por 10 tanto no utilizamos un registro de datos de control. De esta manera, el registro de d k i 6 n es el único componente en el sistema de control que recibe pulsos de reloj. Los otros dos componentes: el secuenciador y la memoria de control son circuitos combinatorios y no necesitan un reloj. La principal ventaja dd control micropmgramado es que, una vez establecida la confiracibn de la k u i t e r f a , no hay necesidad de cambios' posteriores. Si desparnos establecer una secuencia de control diirente para el sistema, todo lo que necesitarnos hacer es especificar un conjunto de miccoinstnicciones diferentes para la memoria de control. La configuraci6n de la circuikría no debe cambiarse para diferentes operaciones; lo único que debe cambiame es el rnicroprograma que reside en la memoria de control. Debe mencionarse que la mayorla de las computadoras que se basan en e1 concepto de arquitectura de computadora con conjunto de instrucciones reducido (m) (vhase la secci6n 8-8)utilizan el mntro1 por circuitería en lugar de una memoria de control con un mimoprograma. Un ejemplo de control de Iineas internas pam una computadora simple se presenta en la aeceidn 54.
7-2
Secuencia de la direccion
tas ~roinstnzcuones.se almacenan en la memoria de control en grupos, y rutina. Cada instrucci6n de.mmputadora tiene su propia rutina de microprograma en la memoria de control para generar las miamperaciories que ejecutan la instrucción. La circuitería que controla la secuencia de la dirección de la memoria de control debe poder euenciar las microínstrucciones dentro de una rutina y poder transferir el control d d programa de una a otra. Para apreciar la secuencia de la direcci6n en una unidad de contmI de programa, enumeremos tos pasos que debe seguir el control durante la ejecucidn de una ittstrucci6n de computadora. nb Se carga una dhcci6n inicial en el registro de direccibn de control d m d v nhm e mando se enciende la computadora. Esta direccidn, por b general, es la de la primera microinstmcci6n que activa la rutina de bdsqueda de instrucci6n. ti La rutina de bdsqueda puede sscuenciarse al incrementar el registro de direccionamiento de control por medio del resto de sus microinstrucciones. cada grupo espeeüica una
mapeo
Al f i l de la rutina de búsqueda, la inatmEi6n está en el registro de instrucción de 12L computadora, En seguida, la men'oria de control m n e la rutina que determina la dkeccibn efectiva del operando. Una instrucci6n de máquina puede tener bits que especifiquen diferentes modos de direccionamiento, como un direccionamiento indirecto y los registros índice. Puede lograme una rutina de c8lculo de direccin ektiva- en la memoria de conkm1 mediante iina mic~oi~strucei6n de brinco, la cual está ~wndicionadaal estado de los bits de modo de la operación. Cuando se M n a la rutina de c4lcuh de direccidn efectiva, h d i i d n del operando está disponible en el registro de direccionamiento de la memoria, El siguiente paso es-generar las mimperaeiones que ejecutan la instrucdh que se trajo de Ia mmoria. b s pasos de la rnicrooperaci6n que se van a generar en l~ q i s t r o s del procesador dependen de la parte del d i g o de operacidn de la instrucción. Cada instrucci6n tiene su propia rutina de micropmgrarna almacenada en una cierta posici6n de la memoria de control. b a transformación de bits de1 código de instrucción a una diremi611en la memoria de conkm1 donde se Iocaliaa la rutina se denomina proceso de mapeo. Un procedimiento de mapeo es una regla que transforma e1 c M g o de instnimi6n en una direcci6n de memoria de control. Una vez que se llega a la niti a querida, las microinstrucciones que ejecutan la instniccibn pueden uenciarse al incrementar el registro de diicionarniento de conMI, pero en ocasiones la secuencia de microoperaciones dependerA de los valores de ciertos bits de estado- y Ioe registros del procesador. i m microprograma3 que.emplean subrutinas requerirán un registro interno para almacenar la d i d 6 n de retorno. tas direcciones de retorno no pueden almacenarse en RQM porque no es posible escribir en la unidad. Cuando se termina la ejecuci6n de la instrucci6n, el control deke retomar a la rutina de biíqueda. Esto se consigue al ejwutar una miuuiinstrucci6n de brinco incondicional a la primera d i c i 4 n de la rutina de búsqueda. En resumen, las posibilidades de secuencia de direcci6n que se requieren-en la memoria de control son:
EL
Incrementar el registro de direccionamiento de control. 'Transferencia de control del programa condicional o incondicional, dependiendo de las condiciones de los bits de estado. 3. Un proceso de mapeo de los bib de la instruccidn a una ,dirección para una memoria de control 4. Una opcián para ilamar y regresar solicitud de una subrutina y retorno.
La figura 7-2 muestra un diagrama de bloques de una memoria de control y la circuitería a w i a d a necmaria para seIeccionar la direcci6n de la siguiente microinstrucci6n. La rnic~~instrucción en la memoria de control contiene un conjunto de bits paTa iniciar micmperaciones en las registros
de la computadora y otros hits para especificar el método con el que se obtiene la siguiente direccibn. El diagrama muestra cuatro trayectorias diferentes de ias que recibe la dirección el registro de direccionarniento de contra1 (CAR). El incrementador incremmta el contenido del registro de dhccbnamiento de control en uno, para seleccionar la microinstrucci6n siguiente en secuencia. La transferencia de control del programa se consigue al esp~ificarla direcci6n en uno de los campos de Ia microinstmccibn. La transferencia de control condicional se obtiene al usar una parte de la microinstmcci6n para seIeccionar un bit de estado especifico con el fin de dekqinar su condicih. Se transfiere una dilección externa a la memoria de control mediante un circuito 16gico de mapeo. IA dirección de retorno para una subrutina se almacena en un registro especial cuyo valor se utiliza despub, cuando d rnicroprograma desea retornar de la subrutina. Figura 7-2 Celección de una direcci6n para la memoria de control.
DireEcion de transferencia de control
Transferencia condicional
La 16gica de transferencia de control del programa o brinco de la figura 7-2 bita especiales
proporciona posibilidades de toma de decisiones en la unidad de control. Las condiciones de estado son bits especiales del sistema que proporciona ínfomaci6n de parhetros, como el acarreo de un sumador, el bit de signo de un número, los bits de modo de una instfucci6n y las condiciones de estado de entrada o salida. la informacihn en estos bits puede probarse y se pueden iniciar acciones con base en su condicibn si su valor es 1 o O. Los bits de estado, junto con el campo en la microinstmcci6n que especifica una direccibn de transferencia, controlan las decisiones de transferencia condieional que SE generan en la 16gica de trmsfemcia de control. IA circuiteria de 16gica de transferencia de control puede implantarse de diversas maneras. La mAs sencilla es probar la condicibn especificada y brincar a la d i i 6 n indicada si se cumple una condición; de otra manera, el registro de direccionamiento se incrementa. Esto puede logra- con un multiplexori Supongamos que hay ocho condiciones de bit de estado en d sistema. Se usan tres bits en Ia microinstrucci6n para especificar cualquiera de uno a ocho condiciones de bik de estado. Estos tres bits p"po"0nan las variables de selecci6n para d multiplexor. Si el bit de estado que se se1eociana está en 1, la salida del multiplexor es 1; de otra manera es O. Una salida 1 en el multiplexor genera una sefial de control para transferir la direeeidn de1 brinco de la microinstrucci6n al registro de direccionamiento de control. Una salida O en el multiplexor provoca que se uicremente d registro de diremibn. En esta configuración, el microprograma sigue una de dos trayectorias posibles, dependiendo del valor del bit de estado que se seleccione. Una iristmcción de transferencia incondicional puede obtenerse al cargar la direccibn de ramificación de la memoria de control en el registro de direccionamiento de control. Esto puede lograrse al fijar el valor de un bit de estado de la entrada del mdtiplexor para que siempre sea igual a 1. Una referencia a este bit, mediante las h a s de seleccih dei bit de estado de la memoria de control, hace que Ia dimcidn del brinco se cargue en el registro de dirwctonamiento de control en forma incondicional.
Mapeo de las instrucciones Existe un tipo especial de transferencia de control cuando una microinstmcci6n specifica un brinco a la primera palabra de la memoria de control donde se ubica una rutina de rnicroprograma para una instrueci6n. Los bits de estada para este tipo de brinco son los que estin en la parte del ckiigo de operacidn de la instmcciófi Por ejemplo, una computadora con un formato de hstmcci6n simple, como la que se muestra en la figura 7-3, tiene un c6digo de operaci6n de cuatro bits que puede especificar hasta 16 instrucciones diferentes. Consideremos además que la memoria de control tiene 128 palabras, lo que q u i e r e una direccibn de siete bits. Para cada c6digo de qperaci6n que ahí se encuentre existe una rutina de microprogra-
u
rna en ia memoria de confrd que ejecuta la microinstmeci6n. Un proceso de mapeo simpk que convierte al código de operaci6n de 4 biis en una direccidn de 7 bi@ para la memoria de control se rnueetra en la figura 7-3.Este m a p consiste en colocar un O en el bit más significativo de la dirección, al transferir los, cuatro bits de cbdigo de operacidn y borrar los bits menos signscativas del registro de direccionamiento de control. Esto proporciona una rutina .& mimoprograma con capacidad de cuatro microinstrucciones para cada imtruccih de computadora. Si la rutina necesita m8s de ectas cuatro mstnicciones puede utilizar las direcciones de la 1000000 a la 1111111. Si utiliza mepos de las cuatro instruccionesr las posiciones de memoria que no se usan p i d a n estar disponibles para otras rutinas. Se puede ampliar este concepto a una regla de rnapeo mis general, al usar una ROM para espee%car la funcidn de mapeo. En esta configuración, los bita de lar instruccidn v i f i c a n la dimci6n de una ROM de mapeo, El contenido da la ROM de mapeo proporciona los bits para el registro de direccionamiento de contro1. De esta manera, la rutina de microprograma que ejecuta la instntcci6n puede coIocarse en la posicibn que se desee en la memoria de!contmI. El concepto de mapeo proporciona flexibilidad para agregar inabrucciones para la memoria de contra+ ronforme surge la necesidad. En ccasiones la funcibn de mapa se obtiene mediante un circuito integrado llamado dispositivu lógico progr-amable o PLD. El concepto de un PLD es similar al de la ROM, excepto que utiliza compuertas AND y OR con fusibles electr6nicos internos. Puede programarse la intermnexibn de las entradas, >compuertasAND, cornpueria8 O R g salidas como en una ROM. ,Unafunción de mapeo que puede expresarse en términos de expresiones ?maleanas pude incrementarse en forma conveniente con un PLD.
Submthas h s subrutinas son paagramas que utilizan otras rutinas para realizar una tarea partrcuiar. Puede Ilamarise una suhruka de cualquier punto desde el
del microprograma. Con frecuencia, muchos microprogramas contienen secciones de c6digo idbnticas. Pueden ahorrarse microinstrucciones al emplearse subrutinas que ~rtilizansecciones comunec de microcódigo. Por ejemplo, la secuencia de microinstrucciones necesarias para generar la dirección efectiva del operando para una instrueei6n es c o m h a todas las instrucciones de referencia a memoria. Esta =uencia podfla ser una subrutina que se solicite en cualquier rutina para ejecutar el dlculo de dire4411efectiva. Los nicroprogramas que utilizan subrutinas deben tener una parte para almacenar la direcci6n de retorno durante una llamada a subrutina y restablmr la dirección durante un retorno de subrutina. Esto puede lograrse al colocar la salida incrementada del regiskm de direccionamiento de control en un registro de subrutina y al brincar al comienzo de la subrutina. El registra de la subrutina puede convertirse entonces en la fuente para transferir la dirección para e1 retorno a la rutina principal. La mejor manera de estmcturar un registro de archivo que almacena direcciones para subrutinas es organizar los en una pila (stack) del tipo Úitimo en entrar, p m r a en salir (LIFO). El uso de una pila en ilarnadas y regresos a subrutina se explican con mayor detalle en la sección 8-7. a w p o principal
registra de
subrutina
7-3 Ejemplo de un microprograma Una vez ue se establece la cmfiguracibn de una computadora y su unidad de contra micr~programadu,as tarea del diseibdor generar el microc6digo para la memoria de corttrol. b k a generacih de código se llama microprogramacih y es un proceso similar a la programacibn de lenguaje de miiquina convencional. Para apreciar este prweso, aqui presentarnos una computadora digital simple y c6mo se programa. La computadora que se usa aqui es-similr pero no iddntica a la computadora bisica que se present6 en el capftulo 5.
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Configuracibn de la computadora El-pmgrama de bloque de una computadora se muestra en la figura 7-4. Consta de dos unidades de memoria: una memoria principal para almacenar instrucciones y datos y una memoria de control para almacenar el micropm grama. Se asoeian cuatro registros con la unidad del procesador y dos con la unidad de controI. Los regisiros del prpcesador son el contador de programa PC, el e t r o de direccionamiento AR, el registro de datos DR y el registro acumulador AC. La funci6n de estos registros es similar a los de la computadora baisica que se present6 en el capítulo S (vease la figura 5-3). 1La unidad de control tiene un registro de direccionamiento de control CAR y un registro de subrutina SBR. La memoria de control y sus registros se organizan como una unidad de control mkroprogramada, e n se muestra en la figura 7-2.
fomato de inshccibn
La transferencia de informaci6n entre los registros del procesador se realiza mediante mdtiplexores, no por el bus común. DR puede recibir infomaci6n de AC, PC a de la memoria. Á R puede recibir informacibn de PC o DR. PC &lo puede recibir infomiaci6n de AR. La unidad arih&tica, lbgira y de corrimiento realiza micmperaciones con datos de AC y DR y coloca el multado en AL. N6tese que la memoria recibe su direceibn de AR. Los datos de entrada m i t o s en la memoria provienen de DR,y los datos que se Im en la memoria sblo pueden ir a DR. El formato de in6tmccii de computadora aparece en h figura 7S(a). Consta de tres campos: un campo de 1 bit ara direccionamiento indimcto
a) Formato de una imtruocibn
BRANCN
o001
S I ~ C < O ) C P ~ ~(PC M ~+ C SEA)
EA wi la dirección efwkiva b) marro hsirurxiones de computadora
Figura 7-5 ~lnstruacionesde computadora.
representado por 1, un c6dig.o de operaci6n de 4 bits y un campo de dXxecci6n de 11 bits. La figura 7-5(b) lista cuatro de las 16 instrucciones posibles de referencia a memoria. La instruccidn ADD suma el contenido del operando que se encuentra en la dirección efectiva al contenido de AC. La instnicciBn BRANCH provoca un brinco a la direcci6n efeetiva si el operando en AC es negativo. El p~ogramapasa a ejecutar la siguiente insbccih si AC no es negativo. AC es negativo si su bit de signo (el bit a la extrema izquierda del registro) es un 1. La hstmceibn STORE transfiere el contenido de AC a la palabra de memoria wp&if~cnda p'rla direcci6n efectiva. La instrucci6n EXCHANGE inkrtambia los datos entre AC y b palabra de memoria espeOfdada por la dirección efectiva. Después se moshr6 que cada instruM6n de computadora debe microprogramarse. Para no complicar el ejemplo de microprogramaci6n, a q d 9610 se consideran cuatro instrucciones. Debe recordarse que pueden incluirse otras 12 qmaeiones y cada iristru~ei6ndebe mic~aprogramarsemediinte el p d i m i e n t o que se mipestra enseguida.
fomtato de mhin+cidn
Formato de las rnicrohtrudones El formato de microinstruccibn para la memoria de control se muestra en la figura 7-6. b s 20 bits de la microhtrumi&n se dividen en cuatro parties fundonal~.Los tres campos F1, E?y M especifican micmperaciones para la computadora. E1 campo CD 6eIdona las condiciones del bit de estado. El ampo BR e c a el tipo de transferencia de contror que ae usarb. El
CD:CondIcibn para transferencia o brinco BR: Qmpo de transferencia AD: Campo de d l d h
Figura 7 6 Formato de d i g o de miminstnicci6n (20 bits).
campo AD contiene una direccibn de memoria. El campo de dirección es de 7 bits porque la memoria de control tiene 128 = 2' palabras. Las microoperaciones se auhdividen en tres campos de tres bits cada uno. Las tres bits en cada campo se codifican para especifiar siete operaciones distintas, como ce muestra en la tabla 7-1. Esto proporciona un total de 21 micwoperaciones.. No pueden elegim m8s de tres operaciones para una microinstrucci6n, una para cada campo. Si se usan menos de tres microoperaciones, uno o más de los campos usar&el código binario 000, que significa sin operacibn. Como ejemplo, una microinstmcci6n puede especificar dos rrilcrooperaciones simultáneas de F2 y M y ninguna de El.
Dp + M [AR] Y PCc-PC4-1
campo de condin'óp
con F2 = 100
cdnF3=101
Entonces los nueve bits de los cqmpos de la micmqeraci6n serfin 000 100 101. Es irnpofinte cqmprender que no pueden especificarse de manera simult4nca dos o ,m6s miuooperaciones confiicibas. Por ejemplo, un campo de microoperaci6n 010 M31 W I no tiene sentido porque especifica la operacidn para cambiar AC a O y restar DR de AC, al mismo tiempo. Cada microoperación de la habla 7-1 se define con un enunciado de transferencia & registros y *,le asigna un símbolo para us~rseen un micropmgrama simbólico. Todos los símbo1m de mia;ooperaciones de tipo transfe~enciau N b n cinco letras. Las primeras dos letras representan el registro fuente, la tercera es siempre una T, y las dos lltunas letras representan el registro destino. Por ejemplo, la mimperacibn que especifica la transferencia AC+DR. = 100) time el shbdo DRTAC, lo cual rep-ta una transferencia de DR a AC. El campo de condición CD consta de dos bits que están codificados para espeUFwr condiciones de bits de cuatro esbdos, ~ @ sen listan en la tabla 7-1, La primera condich es siempre un 1, p r lo que una referencia a CD W (o el aimbolo U)siempre encontrará verdadera la mndicidn. Cuando
Ninguno A C t A C t DR AC+D A C c A C -t 1
AC+-DR AR tDR(&lO) AR t-PC M[&R] DR
Ninguno A C t A C DR A C t A C V DR AC-AC A DR
-
WOP ADD CLRAC INCAC
DRTAC DATAR PCTAR WRITE
NOP
SUB
DR +MIAR] DR c A C D R - D R -k 1 DR(0-10) +P%
AND READ ArnR INCDR PCTDR
F3
Micmpemcibn
Simbolo
000 001
Ninguno AC+AC@DR AC+A% AC+-NAC AC+shrAC PC+PC+l PC'+AR Resernado
NOP XQR
010 O11
100 101 110 111
COM
SHL SHR INCPC AIETPC
Comentarios
ixi.
a m p ~1
U
01
DR(1S)
1Q
slC(1S)
11
AC=Q
1 S Z
4
BR
Slmbolo
MI
JMP
01
CAU,
10 11
RET MAP
Tmnsfmncia incondicional Bit de direccih indirecta Bit de signo de AC Valqr,mroen AC Función
CAR +AD si la condicidn = 1 CAR +CAR + 1 si la d i c i ó n = O CAR +Mm+ SBR CvPA + 1 si la condicidn = 1 CAR+aR I siIadici6n =O CAR +SER (Retorna de.subruiina) CAR (2-5) +DRCll-141, CAR(0,I -6) +O
+
238
campo de
transfwericia
CIETE
Control microprogramado
esta mndicibn se utiliza junto con el campo de transferencia BR, proporciona una operacidn de transferencia inmndicionaL El bit indirecto 1 está disponible en el bit 15 de DR después de que lee una instnicci6n de la memoria. El bit de signo de AC proporciona el siguiente bit de estado. El valor O, representado por 2,es una variable hinaria cuyo valor es igual a 1 si todos los bits de AC son iguales a cero. Utilizaremos los símbolos U,1, S y Z para los wtrabits de estado. cuando anotemos programas en forma simbólica. El campo de transferencia BR consta de dos bits. Se utiSua junto con el campo de direccionamiento AD, para seleccionar la direccibn de la siguiente microinstnicci6n. Como se muestra en la tabla 7-1, cuando BR = 00, el control ejecuta una opmaci6n de brinco JMP (la cual es similar a una transferencia de control), y cuando BR = 01, ejecuta una llamada a subrutina
(CALL). t a s dos operaciones son idénticas, excepto en que una microinstrucci6n de llamada almacena la dirrccibn de retorno en el registro de subrutina SBR. Leis operaciones de salto y llamada dependen del valor del campo CD. Si la mnditi6n del bit de estado especificada en el campo CD es igual a 1, se transfiere Ia siguiente direccihn del campo AD al registro de diteccionamiento de control CAR. De oka manera, CAR se incrementa en 1. El retorno de la subrutina se consigue con un campo BR igual a 10. Esto provoca la transferencia de la direccibn de retorno de SBR a CAR. Se consigue el mapeo de los bits del código de operaci6n de la instrucci6n a una d i m i b n para CAR cuanda el campo BR es igual a 11. Este mapeo aparece en ]a figura 7-3.Los bits del código de operaci6n están en DR (11-14) despu4s de- que se lee una imstniccibn de la memoria. N6tese que las dos iiltimas condiciones del.campo BR ,san independientes de los valores de los campos CD y AD.
Microinstrucciones simb6licas Los slmbolos definidos en la tabla 7-1 pueden utilizarse para especificar microinstrucciones en forma simbblica. Un microprograma simbólico puede traducirse a su equivalente binario mediante un ensambladar. Un qnsamblador de microprogram es similar en su concepto a un ensamblador de computadora convenci~nal,e n se define en la secci6n 6-3. La manera m8s sencilla y directa de formular un lenguaje ensamblador para un m i c m p ~ m aes definir shbolm para cada campo en la microinstrucción y proporcionar a los usuarios la posibilidad de definir sus propias direcciones simbólicas. Cada línea del microprograma del lenguaje ensamblador define una rnicroinstniccibn simb6lica. Cada micmhstnicci6n simbblica se divide en cinco campos etiqueta, micrmperaciones, CD, BR y AD. tos campos especifican la siguiente información.
1. El campo de la etiqueta puede estar vado o especificar una d M & n simbolica. Una etiqueta temiina con un signo de dos puntos (:). Z El campo de rnicrooperacisnes consta de uno, dos o tres simbolos separados por comas, de los definidos en la tabla 7-1. No puede
campo de dirercidn
ORC
haber & de- un simbolo de campo F. El siñibolo NOP se utiliza cuando la microinstnicci6n no tiene microoperaciones. E1 ensambladar traducir&esto a nueve ceros. 3. E1 campo CD tiene una de las letras U, 1, S o 2. 4. El campo BR contiene uno de 10s cuatro slmbolos definidos en la tabla 7-1. 5. El campo AD espéciftca un valor para el campo de dirección de Ia microhstrueci6n en una de tres maneras posibles: a. Con una d i m i 6 n simMlica, la cual tambidn debe aparecer como etiqueta, b. Con el símbolo NEXT para representar la direccihn siguiente en secuencia. c. Cuando el campo BB contiene un símbolo RET o MAP, el campo AD se deja vacio y d ensambhdor b convierte a siete ceros.
Tambikn utilizaremos la seudoinstnicci6n ORG para definir el origen, o la primera diieccidn, de una rutina de microprograma. Por lo tanto, el simbolo ORG 64 informa al ensambladar que coloque la siguiente microinstrucci6n en la memoria de control de la dirección decimal 64, lo cual es equivalente a la direccidn binaria 1000000.
La rutina de %&queda Ls memoria de control tiene 128 palabras, y
cada palabra contiene 20 bits. Para mimoprogramar b memoria de conho1 es n ~ s a r i odeterminar los valores de bit de cada una de las 128 palabras. tas primeras 64 palabras (direcciones -(J a 63) las van a ocupar las rutinas para las 16 instrucciones. hs iiltimas M paIabras pueden usarse para cualquier otro propósito. Una posici6n de inicia conveniente para la rutina de búsqueda es la dirección M. h s microinstnicciones necesarias para la rutina búsqueda son
La direcci6n de Ia microinstrucci6n se transfiere de PC
biisqwda y dwodijkucidn
a AR y después se lee Ia instruccibn de la memoria dentro de DR. Como no hay disponible un &gistro de inserucci6n, el cdigo de insfíuccih permanece en DR.La parte de dirección se transfiere a AR y d@u& se transfiere el control a una de las 16 xutinas al mapéar una parte del c6digo de operacidn de la instrucci6n de DR dentro de CAR. b rutina de btisqueda necesita estas microinstrucciones, las cuales se calman en la~mmoríade control de las direcciones M,6S y 66. Usando las
ronvmdones del lenguaje ensambIador definidas antes, pdemos wribir el m i q r o g r a m sÍmb6lico para Ia rutina de recuperaci6n como sigue:
FETCH :
ORG 64 PCTAR READ, INCPC DATAR
U
JMP
U U
JMP
NEXT NEXT
MAP
La traduccibn del micraprqrama simbólico a binario p d u c e el siguiente rnicroprograma binario. tos valores de bit se obtienen de la tabia 7-1.
DireEcián binaria ' ~ 1 'F2
M
CD
BR
AD
Las tres microinstnicciones que constituyen la rutina de bdsqueda se han ihtado en tres representaciones di8ferentes.La representaci6n de Eransfe rancia de registros muestra las operaciones de transferencias de registros internas que implantan cada miczoinstrucci6n. la qresentaci6n simb6lica es útil para exribir m~cropmprztrnasen un fomnato del nguaje ensamblador. La mpresentaci6n binaria es el contenido real que det e almacenarse en la memoria de control, !% acostumbra ecribir microprogramas en forma simbblica y ,dqpu4s. utilizar un programa ensamblador para obtener una traduccihn a binario.
Micropxogama simbólico
La ejecuci6n de la tercera mfcrainsthcci6n (MAP) en la rutina de búsqueda da como resultado un brinca a la dimcibn Oxxxx00, donde xxxx son los 'cuatro bits del código de operacibn. Por ejemplo, si la instmccidn es una ADD cuyo código de operaciSn es 0000, la microinstmcci6n MAP transferirá a CAR la d k c i b n 000000Q, la cual es la direccidn de inicio para Ia rutina ADD en la memoria de control. La primera dimi611 para la rutinas BRANCH y STORE son O O001 00 (el decimal 4) y O O010 00 (el decimal 8), respectivamente. La primera direcci6n para las otras 13 rutinas está en los valores de dirección 12, 16, 20, .., 60.Esto proporciona cuatro palabras en la memoria de control para cada rutina. En cada rutina debernos proporcionar micminstrucciones para evaluar la direccibn efectiva y ejecutar la instrucción. El modo de direccionamienbs
indirecta está asociado con todas las instrucciones de referencia a memoria. Pueda usarse menos palabras de h memoria de control si se almacenan en una subrutina hs micr&nslfucciones para e1 direccionamiento indirecto. Esta subrutina, simboiizada mediante INDRCT, se coloca exactamente después de la rutina de búsqueda, como se muestra en la tabla 7-2. ia tabh tarnbikn muestra d microptagrama simb6lico para la rutina de búsqueda y la's submtinas de microinstruccibn que ejecutan cuatro instrucciones de computadora. Para apreciar c6mo ocurre la transferencia y retorno de b rutina indiwQ, cmsidmos que la microinstnicci6n MAP al final de la rutina de búsqueda provacó un brinco a la direccibn 0, donde está almacenada la rutina ADD. La primera microinstrucción en la rutina ADD solicita la subrutina INDRCT, condicionada al estado del bit 1. Si i = 1, ocurre un brinco indirecto I N D R a y la direccibn de retorno (la direccibn 1 en este caso) está almacenada en el registro de subrutina SBR. La subrutina INDRCT tiene dos microinstrucciones:
INDRCT :
READ DRTAR
U U
JMP
NEXT
RET
Recuerde que un direccionamiento indirecto considera la parte de direcci6n de la instmcci6n como el lugar donde se almacena la direccibn efectiva más que la dimti6n del operando. Por lo tanto, tiene que accesarse la memoria para obtenqr la direcci6n efectiva, la cual después se transfiere a AR. El retorno de la subrutina @ET) transfiere la direccibn de SBR a CAR y, por lo tanto, retorna a la segunda microinstrucci6n de la rutina ADD. ia ejecucibn de la ítistrucci6n ADD se realiza mediante las microinstrucciones de las direcciones 1 y 2. La primera microinslnicci6n lee el operando de la memoria en DR. i~ segunda microinstmcci6n ejecuta una microoperaci6n de suma con el contenido de DR y AC y después regresa al comienzo de la rutina de búsqueda. La instrucci6n BRANCH debe provucar un brinco a la direecibn efectiva si AC < O. AC será menor que cero si su signa es negativo, lo cual se detecta cuando el bit de estado S es 1. La nitina BRGNCH en la tabla 7-2 comienza por comprobar el valor de S. Si S es igua.1 a O, no murre el brinco y la siguiente micrainstrucei6n provoca un retorno a la rutina de búsqueda sin alterar el contenido de PC. Si S es igual a 1, la primera microinstrucci6n JMP transfiere el control a la posición OVER La rnicroinstrucci6n de esta posici6n solicita la rutina INDRCT si 1 = 1. Despu4s la dirección efectiva se transfiere de AA a PC y d rnicroprogra'ma regresa a la rutina de
biisqueda. La nitina 5TOlU3 vuelve a utilizar la subrutina INDRCT si I = 1. Ei contenido de AC se transfiere a DR. Se irtida una operación de escribir en -la memoria para almacenar el contenido de DR en una localidad especificada mediante'la dirección efectiva en AR.
TABLA 74 Microprograma simb6lioo (parcial)
ADD:
W OVER:
ORG O NOP READ ADD NOP NOP NOP
ARnc
1
CAIa.
LNDRCX,
U U
JMP
NEXT
JMP
FETCH
S
JMP
U X U
JMP CALL JMP
OVER FETCH INDRCT FETCH
w
INDRCT
ORG 8 STORE:
NOP
1
ArnR WRITE
U
JMP
NEXT
U
JMP
FETCH
NOf
f
READ ACTDR, DRTAC WREE
U U U
CALL JMP JEulS JMP
ORG 12
EXCHANGE:
rd
mm: INDRF::
ORG 64 PcTAR W,INCPC DRTAR READ DRTAR
'I
INDRCT
NEXT NEXT FETCH
U J M F N E X T U JUP NEXT 0 MAP U JMP NEXT U RET
La mtina MCHPrNGE lee el operando de la d i m i b n efectiva y lo c o b a en DR Ei contenido de DR y AC se in-bia en la terma microinstruccihn. Este intercambio es posible cuando los registros san del tipo activado por £isnw, (vbase la figura 1-23). El contenido original de AC, que se encuenlra ahora ,en DR, se almacena de r e p w en la ihemoria. l$ tabla 7-2 contieIie una lisb parcial del mimoprograma. N&be Si510 .sehan m i c q x ~ a m a d ocuatro de las 16 instrucciones de computadora posibles. Tampoco se han u&do las palabras de memoria de control en las ,pbiaones 69 a la 127.Las instrucciones como multiplicar, di vi di^, y otras que mqpierert una larga secuencia de micmapmacio~leg~ necesitaran h6s de cuatro micminstrucriones parq su ejecución. Las palabras de memoria de conhol de Ia 69 a la 127 pueden usarse para este pq%sito.
S E C ~ 7-3 N Ejemplo de un micioprograma
243
Microprograma binario El rnicroprograma simb6lico es una foma conveniente .para escribir m i c m programas de manera que las personas puedan leerlo y comprenderlo. Pero esta no es la m e r a en la cual se almacena un microprograma en la memoria. El microprogratna sirnbolico debe traducirse a binario ya sea mediante un programa ensamblador o que lo realice el usuario si el mimoprograma es lo suficientemente simple como en este ejemplo. TABLA 7-3 Mianprograma binario pata memoria de control (parcial)
u.1
rbii
Microrrutjna
~il-mci~"
Decimal
ADD
Binaria
O
1 2
3 BRANCH
4 5
6 7
STORE
8 9 10
EXCHANGE
11 12
.
13 14 15
FETCH
10000M)
110
1OOOOO1
000
101
m
00
1000001 lOOOOl0 1OOOO11
000 100
00
65
101
000 000
00
0000000
000
1OOOlOO
101
100 000
00 00
00 11 00
66 INDRCT
000
64
67 68
MW)
000
10
1OOOO1O lOOO100 0000000
ia forma bina& equivalente del microprograma se lista en la tabla 7-3. h s di~eccionespara la memoria de control se próporcionan en decimal y b i i r i o . El contenido binario de cada microinstruccibn se deriva de los ~únb.010~ y 9us valores bimrios equivalentes se definen en la tabla 7-1. Nótese que la direcci6n 3 no tiene equivalente del microprograma simbóiii porque la rutina ADD sblo tiene h.es micrbhtrueeiones en las M m e s 0, 1 y 2. la siguiente rutina comienza en la direccibn 4. Aunque
la dhwcidn 3 no se usa, debe especificarse al* valar binario para cada palabra en la memoria de control. P&OB hahr especificado &lo dígitos O en la palabra porque esta posicihn nunca se utilizar6. Sin embargo, si ocurre algún error no detectado o si KM señal de ruido establece CAR para el valor de 3, ser4 prhetico saltar a la direcci6n 64, la cual es el comienzo de
M memo*
de contrul
ihi
-
-
,
A b
I
El microprograma binario que se lista en la tabla 7-3 especifica el
contenido'de la paIabra de la memoria de control. Cuando se utiliza una ROM para la memoria de control, la lista binaria de microprograma proporciona la tabla de verdad para fabricar la unidad. Este proceso de fabricaci6n consiste en crear una mascarilla para Ia ROM con el fin de que produzca los dígitos 1 y O para cada palabra. Los bits de la ROM se fijan una vez que se funden los enlaces internos durante la producción 'de la circuiterla. La ROM est4 hecha de IC que pueden reemplaza= cuando es necesario y sustituirse por otm. Para modificar el conjunto de instrucciones de la computadora, es necesario generar un nuevo microp~~)grama y "enmascarar" una nueva ROM.La anterior puede retirarse e insertarse una nueva en su lugar. Si se utiliza una memoria de control en la que se pueda escribir, la ROM se sustituye con una RAM. ia ventaja de emplear una RAM para la memoria de control es que el microprograma puede alterarse de manera sencilla al escribir un huevo patrón de dígitos 1 y O sin recurrir a procedimientos de fbncación. Una memoria de contrnl en la que se puede es~ribir la flexibilidad para elegir en bnna dinámica el conjunto de instrucciones de una computadora al cambiar el microprograma bajo el control del prmesador. S i embargo, la mayoría de los sistemas programados utilizan una ROM para la memoria de control porque es mas barata y mis rápida que una RAM y también para prevenir que un usuario ocasiona1 cambie la arquitectura del sistema.
7-4
Diseño ,dela unidad de control
Los bib de la microinshuccibn por lo genera1 se dividen en campos, y cada campo define una funci6n separada y distinta. Los diferentes campos que se encuentran en los formatos de instrucci6n proporcionan bits de control para iniciar microoperaciones en el sistema, bit6 especiales para especificar la manera en que se va a evaluar la siguiente instruccibn y un campo de dirección para transferir el control del prugrama. Puede reducirse la cantidad de bits de control que inician micmperaciones al agrupar variables mutuamente exclusivas en campos y cdificar los 'bits k de cada campo para proporcionar 2k micmperaaiones. Cada campo requiere un decodificador para producir las e l e s de control correspondienws. Este mdtodo d u c e el tamaño de Iw bik de rnicroinstrucción pero necesita hardware adicional externo a la memoria de control, También aumenta el tiempo de retardo de
SEC~QNP-8. D k i b de
¿ecodi&ad~xgs
de campos
F
k unidad de control
245
las sehales de ~~ntr01 porque deben propagarse por los circuitos de decodificacidn. La d d i i c a c i 6 n de 10s bite de control se, mostró en el ejemplo de pmgramacibn de Ia,secci&n anterior. Los nueve bits. del campo de la microoperacibn se dividen en tres campos de tres bits cada una. IA salida de la memoria de m t m l de cada s&campo dek dediticpara que proporcione las.distintas rnicrooperaciones. Las ~ Q d a sde loa decodificadores es& conectadas a las entradas convenientes en la unidad de procesador. b fipya 7-7 muestra las tres deico;dificadoresy algunas de les conexiony que deben hacerse a partir de sus salidas. Cada &o de los tres campos de la ~croinstr;ueci6ndisponible en ese momento en la salida de Ia memoria de control 'se decodifica con un decodificador 3 X 8 con el fin de propor&nar,,ocho salidas. Cada una de estas salidas debe conectarse al ,c.huito pnv&& para Miciar la microoperaci6n ~~IT@SporidigIte, según se e s ~ i &ca en la kbla 7-1.Por ejemplo, cuando F1 = 101 @hario S), la siguiente Figura 7-7 13erodlCicaci6nde campos de micrmperacibn. Fl 1'
1'
P3
F2 lr
Derodificsdor 3 x 8
Desorlifkador 3 x 8
7 6 5 4 3 2 1 0
7 6 5 4 3 2 1 0
t t t'
1
ttt m s
-
ADD
-
DRTAC
--
Seleccionar 41
de PC
do DA (O- 10)
ir
1t
O
1
16gi y de corrimiento
ir
Multiplexores
=
WoY
246
mm Control micmpmgramado
Idgfcn y de com'mhnto
trnnsicih de pulso de reloj transfiere el contenido de DR (0-10) a AR (representado por DRTAR en la tabla 7-1). De igual manera, cuando F7 = 110 @ i r = 6.) hay una transfemcia de PC a AR {representado mediante PCTAR).Cbrno se muestra en la figura 7-7, las &lidas 5 y 6 del decodificador FI están conectadas a la entrada de carga de AR, para que cuando una de e k s esté activa, se transfxera a AR la informacibn de los multiplexores. Los muitipIexores seleccionan la información de AR cuando está activa la salida 5 y de PC cuando estd inactiva la salida 5. La transferencia a AR ocurre can una transici6n de pdso de reloj sólo cuando*estiin activas las salidas 5 o 6 del decodificadox. L s otras salidas del decodifkador que inician transferencias entre registros deben conectarse en fomia similar. La unidad de corrímiento lbgico aritmetico puede di&rse como en lm figuras 5-19 y 5-20. En lugar de utilizar compuertas para generar las seHales de control marcádas mediante los shbolos ADD, y DR en la figura 5-19, estas entradas pwveridrdn ahora de las salidas de loa decodificadores asociadas con los símbolos AND, ADD Y DRTAC, respectivamente, como se muestra en la figura 7-7. Las otras salidas de los decodificadores que están asociadas c m una operacibn AC también deben conectarse a la unidad de corrimiento ldgico aritmbtico en forma similar.
m,
Semenciador de dcroprograma Los componentes básicos de una unidad de control minoprogramada son la memoria y ios circuitos que deccionan la direcci6n siguiente. La parte de seleccibn- de direccidn se llama muenciador de microprograma. Puede construirse un secuenciador de mimoprograma con funciones digitales que w? ajusten a una aplicacidn particular. Sin embargo, al igual que existen grandes unidades ROM disponibles en encapsulados de circuitos integrados, tambih hay secuenciadores de ppop6sib general convenientes para la con* tniccibn de unidades de control de micropropma. Para garantizar un amplio-rangode aceptabilidad, un secuenciador de circuitos integrados debe proporcionar una organizacidn interna que pueda adaptarse a un amplio rango de aplicaciones. El propósito de un menciador de microprograma es pmntar una direcci6n a la memoria de control con el fin de que pueda lee= y ejecutarse una microinstrucci6n. La lBgica de siguiente direcci6n del secuenciador determina la direeci6n fuente específica que se va a cargar dentro del registro de control de direccidn. La elecci6n de la direcci6n fuente se guía mediante los bits de informaci6n de la direcci6n siguiente que recibe el secuenciador de la microinstrucci6n presente. las secuenciadores comerciales induyen dentro de la unidad una pila de registro interno que se usa para el almacenamiento temporal de direcciones durante solicitudes de subrutina y ciclo de rnicroprograma. Algunos secuenciadores proporcionan un registro de salida que puede funcionar como el registro de direcci6n para h memoria de control.
S E ~ 7-4N EiseM de la unidad de control
247
Para mostrar la estructura interna de un secuenciador de microprograma típico analizamos una unidad particular que es conveniente para usarse en eI ejemplo de computadora de micmpmgrama desarrollado en la ~ecci6n anterior. El djagrama de bloque del semendador de microprograma se muestra m la figura 7-8. La memoria de control se ínciuye en el diagrama para mostrar la interacih entre el secuenciador y la memoria conedada a 41. Hay das multiplexotes en el circuito. El primero selecciona una direecibn de las cuatro fuentes y le marca una ruta hacia dentro del registro de direccibn de control CAR. El segundo multiplexor prueba el valor de un bit de wtado wleccianado y el resultado de la prueba se aplica a un circuito 16gico de entrada. La salida de CAR proporciona la direecibn para la memoria de contral. El contenido de CAR se i n m e n t a y se aplica a una de las entradas del multiplexor y al registro de subrutina SBR. Las otras tres entradas al multiplexor número 1 provienen del campo de diremi611de la miminstrucción presente, de la salida de SBR y de una fuente externa que Figura 7-8 wuenciadw & micrqprogramp r a una memoria de mnhol,
1
Externa
diseño de I6gfca
de entrada
mapea la instmcci6n. Aunque el diagrama muestra un registro de subrutina tbica, un secuenciador típico teridrh de cuatro a ocho niveles de profundidad. De esta manera, varías subrutinas pueden estar activas al mismo tiempo. Una operaci6n de salvar (push) en la pila (stack) y leer de la pila (pop), junto con un apuntador de pila, almacena y recupera la direcci6n de retorno durante las microjnstrueciones de Uamada y regreso. El campo CD C~adicibn)de la.microinstnicci6n elecciona uno de los bits de estado en el segundo rnulkiplexor. Si el bit seleccionado es igual a 1, la variable T (pmeba) es igual a 1; de otra manera, es igual a O. El valor T, junta con los dos bits del campo BR (brincar), van a un circuito 16gico de entrada. La 16gica de entrada en un secuenciador particular determinará el tipo de operaciones disponibles en la unidad. Las operaciones de secuenciador tlpicas son: incrementar, transferir o hacer saltar, .llamar y retornar de subrutina, cargarcuna direcci6n extema, saivar (en)o leer (de) la pila, y otras operaciones de secuenciamiento de d i i i n . Con tres entradas, el sewenciador puede proporcionar hasta ocho operacienes de secuenciamiento de direccl6n. Algunos secuenciadores cometnales tienen tres o cuatro entradas ademdis de la entrada T y, p o r lo tanto, proporcionan un mayor rango de operaciones. El circuito 16gico de entrada en la figura 7-8 tiene tres entradas, 1, 1, y T, y tres salidas, So, y L. Las variabIes So y S, seIeccionan una de las direcdones4uente pafa CAR. La variable 1, habilita la entrada de carga en SBR. h s vaiores binarios de las variables de selección determinan la trayectoria del multiplexor. Por ejempb, con SISO= 10, la entrada número 2 del multiplexor se.selecciona y etablwe una trayectoria de transferencia de SBR a CAR. Nbtese que cada una de las cuakro entradas, al igual que la sftlida de MUX 1, contiene una dirección de 7 bits. La tabla de verdad para el circuito Ibgico de entrada se muestra en la tabla 74. Las entradas 1, e Io son iw'ticas a los valores de bit en el campo BR. La funci6n liskada :en cada entrada se definid en la tabla 7-1, Los valores de bit para Sly So se determinan de la función citada y de la trayectoria en el multiplexor que establece la transferencia requerida. El registro de subru-
5,
TABLA 9-8 Tabla de vedad de lbgica de entrada para un secuenciador de rnicroprograma
Camp
Entrada
MUX 1
BE
44tT
S,&
CargarSBR L
Problemas
249
tina se cargamn el valor incrementado de CAR durante una microinstnicción dicitada (BR = 01) siempie p cuando se satisfaga la condición del bit de estado (T = 1). Puede usam"Ia tabla de verdad para obtener las funciones booleanas simplificadas para el circuito 16gico de entrada:
El circuito puede construirse con tres compuertas AND, una compuerta OR y un inversor. N6:tese que el circuito incrementador del secuenciador de la figura 7-8 no es un contador construido con flipflops, sino un circuito combinatorio construido con compuertas. Puede diseñarse un incrementador de circuito combinatorio al poner .en cascada una serie de circuitos semisumadores (véase la figura M).El acarreo de salida de una etapa debe aplicarse a la entrada de la siguiente. Una entrada m la primera etapa menos significativa debe ser igual a 1 y próporeionar la operaci6n de incrementar en uno.
7-1
7-2 7-3 74
¿Cual es la difapnciá entre.,un.micmpmd~r y un microprograma? iEs p i b l e diar u n d c m m d o r sin un mimpmpma? ¿Todas las computadora~son rnicroprograrna&s también como microp&m? Explique h difemwh entre míml de amiiteda y control LES +bIe hkr un m W 1de WbRia-o con UM menwriade aintrol? Defina lo siguiente: a) microoperacibn; b) microinstnieei6n; c) rnimpmgrama: d) m i d i p . ia ~rgafúzaclbndk control rnictoprogramadaque se muestra en la figura 7-1 tiene los s i ~ u i m i btiempos da ?baso de propagación 40 ns para generar h siguiente d i d h , 18 ns para para.transferir la direcci6n al q i s b de d i r e c c i o n a ~ mde ~ control,~40ns para accesztr la ROM de memoria de control, 10 ns para iransferir la mieroinshccibn al registro de datos de ejecutar 4 s dcr6cperaciongs requerGas que se es@~ontroI~y 40 m h n mediantela palabra de m n ~ l . ~ C u A eslla d x i m a frecuencia de reloj que puede utilizar el control? iCuáI sería la frecuencia de reloj si no se usa el regism &%'datosde control? EI &tema c@e se m w t m mla figura 7-2 utiüza una d de mníd de 1024 pala& de 32 bib d a m.L mi~ ~ t i e a e ~ c a m g o s m~ ~ ~ ~ ~ c a m p s d e ~ a & ~ ~ t l a i a i 1 a. ~Cu4nbs bik hay en el campo ~d&&t de transferencia de control y en el campo d e s e l d i ' . -
?*
250
SIETE Control
microprograrnado
b. Si hay 16 bits de estado en el sistema, ~ d n f o bits s de 16gica de transferencia se utilizan para seleccionar un bit.& estado? e. ~Cpántsisbits quedan para seleccionar como entradas para los mdtiplexom?
74
ia memoria de control de la figura 7-2 tiene 4096 palabras de 24 bit6 cada una, a. cuántos bits hay en el registro de direccionamiento de contraf? b. ~ C d n t o sbits hay en cada una de las c u a b mízadas que se m u como~ entradas a los midtiplexores? c. ¿Cuántaseniradas hay en cada muitiplexor y cuánta& multiplexo~ se nece-
sitan?
7-7
Y-ü
7-9
7-10
7-11
7-12
Utilizando el procedimiento de m a p d b t o en la figura 7-3, proporcione la primera d i d 6 n de mieroinstruceibn para el siguiente c6digo de operacióm: a) ODIO; b) 1011; c) 1111. Formule un procedimiento de mapm que proporcione ocho microinskrucciones eomutivas para cada rutina. El &ligo de aperacibn tiene seis bits y la memoria de control tiene 2043 palabras.
Explique &m& puede hacerse el mapeo de un c6digo de instmcci6n a una direcci6n de microinstrucc86n mediante una memoria de d o lectura. - ¿Cuál es la ventaja de -te m-o comparado con d de la figura 7-3? ¿Por qué necesitamos los dos multipIexores de la configuracibn de k d w a r e de computadora que se questra en la figura 7-4? ¿Hay otra rnanera.en que pueda transferirse la informaci6n de fuentes mb!tiples a un destino común? Utilizando la tabla 7-1, proporcione el campo de microoperaci6n de 9 bits para las siguienb microopadones:
Utilizando la tabla 7-1, convierta las siguientes rnicrooperaciones simbólicas a enunciados de transferencia de registros y a binario. a. READ, INCPC
b. ACTDR, DRTAC c. ARTPC, DRTAC, WlUTE
7-l3
Suponga que cambiamos la rutina ADD que se lista en la tabla 7-2 a las siuuienh dos microinstruocion~.
RDD :
RERD
1
CALL
INDR;!
ADD
U
JRP
FETCH
sería la subrutina iNDR;!? 7-19
El swiente es un mimoprograma simb62ico para una instrueei6n en la computadoca defiriida en la m i 6 1 17-3.
ORG 40 NOP NOP
IOP ARTPO
7-15
S Z f U
JMP
FETCH
JHP
FETCH
CaLL
INDRCT
JMP
FETCR
a. Espdfique la opetaribn realizada cuando se ejecuta Ia instrucción. b. Convida las cuatrc8hidnshdm a su f o m binaria equivalente. La computadora de la secci6n 7-3tiene el siguiente microprograma binarim
(Bwue
a. Tradtízcalo a un microprograma simbólico coma en la tabla 7-2. ectá en la dirección 64 y SNDRCT en la dirección 67.) da) b. Liste todas 19s fallas @bis cuando el microprograma ce ejecute en la computadora.
Sume las instrucciones si~uienies a la mmputadora de la seccidn 7-3 (EA es Ia direeQ6n efectiva), M b a el mhpmgrarna simb6Iico para cada rutina como en la tabla 7-2. (N6tese que AC no debe cambiar de valor a menos que
7-16
la i-cción
Slmbo10
especifique un 41 en AC.) )
CMigo de operacidn
Funci6n cimbblica
AND
O1OO A C t A C A M [ E A ]
SUB
O101 AC +AC - M [EA] O110 M [ E 4 ] +M [ E A ] + AC 0111 A C e A C r\ M W ~ lOiM Si (AC = O) entonces (PC+EA) 1OOJ Si (AC = MEA])entonces (PC+PC 4- 1) 1010 S i (AC > O)entonces (PC+EA)
ADM
BTCL
BZ SEQ
BPNZ
Descripcibn AND Restar Sumar a memoria
Borrar bit Borrar si AC cero
Brincar si es igual BrincarsiespoBitivo ydifermfedeoero
7-17
Eccriba una rutina de mimpqrama simb6lieo para Ia instnicci8n ICZ (incremmtar y brincar i i cero) definida en el capitulo 5 (tabIa 54). Utiüce eJ elmata de microinshcci6n de la secci6n 7-3. N6tese que la condici6n de estado DR = O no está disponible en el campo C D de la
2
cAPlTiL0
Control rnicroprogramado
7-18
computadora definida en 4a &6n 7-3.Sin embargo, usted puede intercambiar AC p DR y comprabar si AC = O con e1 bit 2. Exriba las rutinas de mimprogfama simbblico para las instrucciones BSA @rimar y salvar direccibnj definidas en el capítulo 5 (hbla 54). Utilice el formato de microinsttucddn de la secci6n 7-3.Minimice Ia cantidad de dcroinstrucciones.
7-19 7-20
7-21
7-22
Muestre cómo van a conectar las salidas 5 y 6 del decodificador F3 en la figura 7-7 al contador de programa PC. Muestre cbmo.pue¿e dividise un campo de m i a m p a c i h de 9 bits en m microinstrueei6n de subcampos que especifiquen 46 microoperaciones. ~Cusntasmtc~~~peraciones pueden especificarse en una micminstrucci6n? Una computadora tiene 16 regis-, una ALU (unidad ari tmbtiea-16giea) con 32 operaciones, y un circuito para corrimimto con ocho opemcioms, t d o s conectados a un sistema de bus común. a. kmde una palabra de control para la microoperaci6n. b. Espeafique h cantidad de bits en cada campo de la palabra de mntrol y proporcione un esquema de dificaabn general. c, Muestre los bits de la palabra de control que especifican la operaü6n R4 R5 + R6. Consi& que la Mgica de entrada del secuenciador de minoprograma de la figúra 7-8 tiene c u a b entradas 1%ly ID T (prueba),y tres salidas, S, Soy L.Las operaciones que m van a ejecutar en la unidad e listan en la siguiente tabla. Dice* el circuito lógico de entrada utilizando una cantidad mínima de campuettas.
O O
1
7-23
7-24
O O O
O 1 O
1
1
1
1 1
incrementar CAR si T = 1, brincar a AD si T = O Brincar a AD en forma incondicional IncrementaT CAR en forma incondicional Brincar a AD si T = 1, incrementar CAR si T = O O Weitar subnitina si T = 1, incrementar CAR si T = O 1 Retomar de subrutina en forma incondicional 1 Map&r direccibn externa en forma incondicional
O 1 O O
Diseñe un incrementpdor de circuito combinatono de 7 bits para el aecuenciador de prugrama de la figura 7-8 (vhse la figura 4-8). Modifique el incrementadoral incluit una entrada de control D.Cuando D = O, el circuito se inc&menta en uno, p r o cuando D = 1, el circuito se inctementa en dos. Inserte una compuerta 0 R e x c l ~ i v aentre el MUX 2 y la lbgica de entrada de la figura 7-8. Una entrada a la compuerta proviene de la salida de prueba del multiplexor. La otra enkadaa la compuertaproviene de un bit etiquetado P.(polaridad)en la mbroinstrumi6n de la memoria de control. La salida de la ~~mpuerta va a la entrada T de la Ibgia de entrada. LQU& realiza el control de polaridad P?
1. Dasgupta, S., Cmputer Arehitature: A Mollert~Synthesis. Vol. 1. Nueva York: John Wüey, 1989. 2. Gordine, G. W , CompuferOrgmbtion: HardawrdSofkwrre, 2a. Ed. Gnglewwd C l i , N]:Prentice Hall, 1986 3. Hamacher, V.C., Z. G. Vranesic, y S. G.Zaky, Computer Orguniurteon, 3a. Ed, Nueva York:MrGraw-Hill, 1990. 4. Hays, J .F. fhmputer Archifecttrrehitand Qrgnniznth, 2a. Ed.Nueva York: McGraw-Hiil, 1988. 5. Langhalz, G.J. Francioni, y A. Kandel, E l m b qf Computer Organiuitioñ.Englewood Cliffs, NJ:Prentice Hall, 1989. 6 , h i n , M.H.,Ingie Decign and Computer Organization. Reading, UA: AddLsonWesiey, 1983. 7. Mano, M. M., Computer Engirtering: Hardwre Desip. E n g l e w d Ciiffs, NJ:Prentice Hall, 1888. 8, Rafiquzzaman, M.,y R. Chandra, Madern Computer ArchiteEfure. St. Paul, MN:West Publishing, 1988. 9. StaIiings, W,Cmpufer OrpñiraCion and Ardritecture, 2a. Ed.Nueva York: Maanülan, 1989. .lo. Tanenbaum, A. S., Strrrctured Computer Organiurtion, 3a. Ed. E n g i e w d Cliffs, NJ: Prentice Hall, 1WO. 11. Ward, S A, y R H.H a h d , J r . , m t a t h Structures. Cámbridge, hah IW.
EN ESTE CAP~TULO Introducción Organización general de los registros Organización de una pila Formatos de las instrucciones
Modos de direccionamiento Transferencia y manipulación de los datos Control del programa Computadora de conjunto.de instrucciones reducido (RISC)
8-1 CPU
Introducción
La parte de la computadora que ejecuta el grueso de las operaciones de procesamiento de datos se llama unidad de procesamiento central y se denomina CPU. La CPU está formada de tres partes principales,, como se muestra en la figura 8-1. El conjunto de registros almacena datos intermedios ' que se usan durante la ejecución de las inst"tiicciones. La unidad aritméticalógica (ALU) lleva a cabo las microoperaciones requeridas para ejecutar las instrucciones. La unidad de control supervisa la transferencia de información entre los registros e instruye a la ALU sobre cuál operación ejecutar. Figura 8-1 Componentes principales de una CPU.
-Control
Conjuntode registros
t
1
Unidad aritmetica ldgica (ALU)
256
cAP~TCRX~ -0
Unidad eerifral de p-to
La CPU realiza div~rsasfunciones dictadas p a el tipo de instrucciones que se incorp~ranen la computadora. En wasiones se define la arquitectura de la comp&tdwa c o m la estnicima y el desempefio de la computadora desde el punto de vista del prograplacbr que utiliza instrucciones de ienp a j e de &*a. E i f o inüu e la. l~mitoode ihstrucciones, modos de M ~ h $ m h tel~cijnjdto , e hstrucciones y la organizaci6n general de los registras J.. la CPU. Un Wte donde el -dar de la computadora y el programador aprecian la misma nráqirina es ia parte de Ia CPU asociada con eI conjunto de instrucciones. Desde el punto de vista del diseñadw, el conjunto de instruccione de k computadora proporciona las especificaciones para el d i d o de h CPU. El diseíto de una CPU es una tarea que, en gran parte, representa la eleccEon de la circuitería para implantar las instrucciones de m8quina. El usuario que programa la computadora en lenguaje ensamblador o de n 8 p k a debe tomar en cuenta el conjunto de registros, la estructura de memoria, el tipo de datos que soportan las instrucciones y la funci6n que reaZXza cada instnicci6n. En los capftulos S y 7 se desarrollaron ejemplos del diseño de unas CPU simples. Este c&pítulod 4 la arganizaci6n y arquitectura de la CPU con énfa& en el punto de vista del usuario de la computadora. be manera breve describe cómo los registros se comunican m la ALU mediante buses y explica la opaaci6n de la pila (stack) de memoria. Despds presentamos los tipos de fomtos de instrucciones disponibles, los modos de di-onamiento que se u pam recuperar datos de la memoria y las instrucciones típicas incorporadas pot lo reguiar en las computadoras. LA última sección presenta el concepto de computadora can conjunto de instrucciones r e c i d 9
i
(Rzsc).
8-2
Organizaci6n general de los registros
En los ejempl~sde prograrriacih del capítulo 6 hepos mostrado que se necesitan laalidades de memoria para almacenar apuntadores, contadores, direcciones de retorna, resultados temporales, y productos parciales durante la mdGplicaci6n. Tener que hacer referencia a localidades de memoria para esas aplicaciones representa una respetable inversión de tiempo porque el acceso a memoria es la operaci6n que consume m6s tiempo en una computadora. Es m8s conveniente y eficiente almacenar -tos valom intermedios en registros de procesador. Cuando se incluye una gran cantidad de registros en la CPU es más eficiente conectarlos mediante un canal de sistema común. Los registros se comunican uno con el otro no m510 para transferencia directa de datos, sjnD también mientras ejecutan diversas micrmperaciones. Por Io tanto, es necesario proporcionar una unidad común que pueda ejecutar d a s las micmoperaciones a r i h & t i a s , lógicas y de corrimignk;! g~ el p m d o r .
Entrada
Reloj
a) Diagrama de bloque
b) Faiabra de mtd
Figura M
bnjunto de registros cm ALU mnuín.
258
-0
c a l de sistema
Unidad central de p e e n t o
Una organización de canal para siete registros de CPU se muestra en la figura 8-2 La salida de cada registro esu conectada a dos multiplexores (UUX) para f o m r los dos canales A y B. Las líneas de selecci6n en cada mdtiplexor eligen un registro o los datos de entrada para el canal particular. tos canales A y B forman Ias entradas a una unidad aritmética 16gica común (ALV. La operaci6n dekmhada en la ALU estable la miampación aritica o 16gica que se va a ejecutar. El multado de la microoperación estA disponible para datos de salida y también va a las entradas de todos los registros. El registro que recibe la informaci6n del canal se selecciona mediante un decodificador. El decodificador activa una de las entradas de carga de registro y, por 10 tanto, proporciona una trayectoria de transferencia entre los datos del canal de salida y las entrad* del registro destino seleccionado. La unidad de control que opera el canal del sisde la CPU elige el flujo de información a través de los registros y la ALU al seleccionar los diversos componwtes del sistema. Por ejemplo, para ejecutar la operacih.
el control debe proporcionar variables de selecci6n binarias a las siguientes enttq&s del selector: 1. Selector de MUX A (SELA): para colocar el contenido de R2 dentro del canal A. 2. Selector de MUX 0 (SELB): para colocar el contenido de R3 dentro del canal B. 3. %lector de operación (OPR) de la ALU: para proporcionar la suma ariknétia A
+ B.
4. Wecbr de destino del decodificador (SELD): para transferir el mnt d d o del. canal de silida dentro de R1.
Las cuatro variables de seIecci6n de control se generan en la unidad de control y deben estar disponibles al comienzo de un cielo de reloj. Los datos de los dos registros fuente se propagan por las compuertas en los multiplexores y la ALU al canal de salida y dentro de las entradas del registro destino, todo durante el intervalo de ciclo de reloj. k p u g s , cuando ocurre la siguiente transici6n de reloj, la Xrifomación binana del canal de salida se transfiere a R1. Para conseguir un tiempo de respuesta rápido, la ALU se construye con circuitos de alta velocidad. Los canales se imphntan con mdtiplexores o mmpuertas de tres estados, segiln se mwtra en la d 6 n 43.
paz*
de c o ~ h l
Paiabra de control Existen 14 entradas de seieccibn binaria en la unidad y su valor combinado una de conkd La palabra de control de 14 bits esa definida en la figura 8 - 2 0 Consta de cuatro campos. Tres campos contienen tres bits
BZ ~rgamjmcihgenerai de los m+tm
259
'.
TABLA 8-1 Codificad6n de campo de seIecci6n de registro C6digo
SELD
binario
Ninguno
Entrada
Entrada
R1 l72
R1
R1
R2
R3
R3
R4 R5
R4 R5
R2 R3 R4
RB R7
R6 R7
R5 R6 R7
cada uno y uno tiene cinco bits. Los tres bita de SELA se1eccionan un registro
ALU
fuente para la entrada A de la ALU. Los tres bits de SELB se1eeci6nan un rrgisttro ia entrada B de la ALU. L a tres bits de SELD selec&& un mghtro destino usando el dwodificador y sus siete salidas de carga. Las cinco bits de OPR seleccionan una de las operaciones en la: ALU. Cuando se aplica una palabra de control de 14 bits a las entradas de se1ecci6n se especifica una microoperación particular. La ccdWaci6n de las selecciones de registro se e c a en la tabla 81. El c6digo binario de 3 bik que se lista en la prim&a columna de la tabla especifica el c6digo binario para cada uno de los h s campos. El registro seleccionado mediante los campos SELA, SELB y SELD es aquel cuyo niimero decimal es equivalente al núme~obinario del c a p . Cuando SBLA o CELB es 000, el multipiexor correspondiente selecciona los datos de entrada exkmlos. Cuando SELD = 000, no selecciona un registro de destino pero el contenido de salida está disponible en la salida externa. La ALU proporciona operaciones aritméticas y Ihgicas. AdemBs, la CPU debe proporcionar operaciones de corrimiento. El circuito de cwmmiento puede colacarse en la salida de la ALU para ofecer una posibilidad de postcorrimiento o en la salida de la ALU para bruidar una posibilidad de postcomirniento. En algunos casos, las operaciones de corrimiento se incluyen con la ALU. En la sección 4-7 se d i h 6 una unidad arih4tica 16gica y de corrimiento. La tabla de b c i 6 n para esta ALU est$ listada en la tabla 4-8. ia codificacibn de las operaciones de la ALU para la CPU se toma de la secci6n 4 7 y está q d i c a d a en la tabla 8-2. El campo OPR tiene cinco bits y cada operación se designa con un nombre simbdlico.
Ejemplos de microoperadones Se necesita una palabra de control de 14 bits para especificar una microop raci6n en la CPU. La palabra de control para una microoperacibn dada
TABLA W Codificación de operaciones de la ALU
Transferir A Incrementar A Sumar 3. B RestarA 3 Decremenfar A Aplicar la h c i b n AND de A y B Aplicar la funcidn O R de A y B Aplicar la funcibn XOR de A y B Complementar A R w m r a la Derecha A Recorrer a la izquierda A
-
TSFA INCA
ADD SUB DECA AND
OR XOR COMA SHRA
SHLA
puede de,fivafs de la3 variablw de seZeeci6n. Por ejemplo, la micrmperaci6n de resta que giropgrcione el enunciado especifica
RZ para la entrada A de la ALU, R3 para la entrada B
de la ALU,R1 para d q j s k p des.tino, y una. opraci6n ALU que rmte A - B. Por b tanto, se especgca la palabra de c o n b l mediante las cuatro campos y el valor binaria c?rwspondiente pan cadq campr, se obtiene de la lista de codificación en las Wlas 8-1 y 8-2, h.palabra de control binario para la microoperaci6n de resta .es 010 O11 001 QQ101y se obtiene como s i p . SEL& . SELB R3 Símbolo: R2 011 Palabra de c~ntrol:
Campo:
SELD
OPR
R1
SUB
001
00101
4paJqbra.decontrol pam esfa micmoperación y m a s cuantas otras se listan en la tabla 8-3. Las micr0pp"aciones de incremento y transf-eia no utilizan la entrada B de 4,ALU, Para estw -, el sarnpo B se marca con un guión. Asignamos 000 a cualquier campo que no se utiliza cuando se formula la palabra de control binaria, aunque puede usarse cualquier otro número binado. Para colocar el mW¿o de un registro & las terminales de salida ponmos el tontddo del e t r o en la entrada A de Ia ALU, pero no se selecciona ninguno de los registros para aceptar los datos. La operaci6n
- E E C U d ~ & 5 ~ ó n d e i r n a p i i a261
TABLA 8-3 Ejemplos de micrwpmcimespara la Ci?U
MiCraoperqci6n SELA
~ 1 + ~ 2 - k 3 R2 R4tR4VR5 Rd R6GR&+i R6 m
R7eA.P' &Salida&R2 .Salida *Entrada
Rl E
R 4 t s h i R4 R5t0
R4
Entrada
R5
SELB R3 R5
-
R5
SELD
OPR
R1 R4
SUB OR
R6 E? Ninguno Ningnr, ' R4
RS
Paiabra decontrol
XNCA TSFA
TJFA TSFA SHLA
XOR-
TSFA de la ALU colma' los datos del registro, a través de la ALU, en las terminales de Alida. ta transferencia directa de entrada a salida se consigue con &a palabra de control que tiene &lo i r o s (al hater 000 el campo B). Puede borrave un registro a O con una operación 0 R exclusiva. Esto se debe a que x @ x = 0. A partir de estos ejemplos, es evidente que pueden generarse otras muchas mimooperaciones en la CPU. La manera más eficiente para generar 'palabras de control con una gran cantidad de bits es almacenarlas en una unidad de memoria. Una unidad de memoria que almacena palabras de mtcoI denomina memoria de control. Al leer palabras de control consecutivas de la memoria, es posible iniciar la secuencia deseada de microopexaciones para la CPV. Este tipo de control se denomina control microprogramado. En Ia figura 7-8 se muestra una unidad de coiitrol microprogramado. La palabra de control binaria para la CPU vendr6 de Ias salidas de la memoria de control marcadas con "mimooperacionestt.
8-3
Oqanizaci6n de una piia
Una característica útil que
se incluye en la CPU de la mayoría de las computadoras es irn skck o. piia a lista iiltim~en entrar, primero en salir (LTFO). Upa pila es un dispositivo de almacenamiento que guarda informaai6n de -manera que el artículo que se almacena al iiltimo es el primero que se recupera. La operación de una pjla puede compararse a un racimo de charolas. ta dtim charola que se coloca en la parte superior de la pila es la primera que se vuelve a tomar. En las computadoras digitales, Ia pila es emcialmente una unidad de memoria con un registro de direccionamiento que s61o puede contar {desp& de que un valor inicial se carga dentro ella). El registro que contiene
262 aptciitador de pila
Unidad central de p-io
( ~ 3 ~ 0
la direecibn para la pila se Uama apuntador de pila (SP)porque su valor siempre apunta la localidad en la parte superior de la pila. Al revés de una piIa de charolas en Ia cual la charola misma pude sacarse o insertarse, los registros flsicos de una pila esten siempre disponibles para lectura o escritura. Es el contenido de la palabra lo que se inserta o borra. Las dos operaciones de una piIa son la inserci6n y el borrado de datos. La operaci6n de escrituxa se llama "empujar" @ush) porque puede pensarse que es el resultado de "empujar"un nuevo dato sobre la parte superior. La operación de borrado o recuperacibn se llama ?botart' @op) porque puede pensarse que es el resultado de quitar un dab para que salga despedido de la pila. Sin embargo, nada se empuja ni se hace saltar en una p l a de computadora. Estas operaciones w simulan al incrementar o decrementar el registro del apuntador de ia pila.
Pila de registro Puede colocarse una pila en una parte de una memoria grande o puede organizarse como un conjunto de una cantidad finita de palabras de memoria o regis-. Xs. figura 8 3 muestra la organizacibn de una pila de registros de M palabras. El registro del apuntador SP de la pila contiene un niimero binario cuyo valor es igual a la direccibn de la palabra que en ese momento estfi en la parte superior de la pila. Se colocan tres datos en la pila: A, B y C,en ese orden. E1 dato C est6 en la parte superior de la pila, por lo que d contenido de SP es ahora 3. Para recuperar el dato superior, se ejecuta una Figura 8-3 Diagrama de bloque de una pila de 64 palabras.
N
89
Organktci6n de4-
pila
2 a
instrucci6n pop en la pila al leer la palabra de memoria en la direccibn 3 y decrementar el contenido de SP. El dato B esta ahora en la parte superior de la pila porque SP contiene la direecibn 2. Para insertar un nuwo dato se ejecuta una instniccidn "push",al incrementa SP y emibir una palabra en la siguiente posición más alta de la pila. N6tese que el dato C se ley6 pero no se quít6 fisicamente. Esto no importa porque cuando se accesa a la pila se escrike un nuevo dato en su lugar. En una piIa de 64 palabras, el apuntador de piIa contiene 6 bits porque 26 = M. Corno SP tiene sólo seis bits, no puede exceder un número mayor de 63 (111111 err biario). Cuando 63 se incrementa en 1, el resultado es O porque 111211 1 = lMMOOO en b h i o , pero C.P d o puede acomodar los seis bits menos significativm. D e igual manera cuando 000MX3 se decmnenta en 1, e). resultado es 111111. El registro de un bit LLENO se activa en 1, cuando la pila está Uena, y el registro dk un bit VACIO ae activa en 1 cuando la pila estA vacia de datos. DR es el registro de datos que contiene los datos binarios que se van a escribir o leer de la pila. Al principio se borra SP a O, VACIO se activa en 1 y se borra LLENO a O, para que SP apunte a la palabra en la direcci6n O y la pih se marque como vacia y no como llena. Si h pila no está llena (si LLENO = O), se inserta un nuwo dato con una instrucción push de "empujar".La instruccibn push se implanta con la siguiente secuencia de microoperaciones:
+
empujar
SP+SP + 1 M [SP]tDR
hcrementar apuntador de piia
Escribir datos en la parte superior de la pila Si (SP = O) entonces(FULL e l ) Comprobar si la pila estA Uena Indicar que la pila no está vacía EMTY 6 0
El apuntador de pda se incrementa para que apunte a la direcci6n de
la siguiente palabra wpexior. Una operacidn de escritura de memoria inserta la palabra dade DR a la parte superior de la pila. Ndtese que SP contiene
hacer saltar
la dirección de la parte sup~riorde la pila y que M[SP] representa la palabra de memaria especifiida mediante la dirección dísponible actualmente en SiJ. El primer dato almacenado en la piia est5 en h dll.ecci6n 1. El último dato es& almacenado en la didirecci6n 0,Si SP llega a O, la pila estA Uena de datos y se activa LLENO en 1. Esta condici6n se alcanza si el dato de la parte superior antes de la última operaei6n de empujar está en la lacalidad 63 y, después de incrementar SP, el úitimo dato se almacena en la localidad O. Una vez que se almaun dato en la Iocalidad O, ya no hay mgistros ~ c i o s la pila, Si se escribe un dato en la pila, es obvio que la pila no puede etar vacía, por lo que se adiva VAUO a O. Se bom un nuevo dato de la pila si la piia no &á vacía (si VACIO = O) la qxracidai de pop consiste en la siguiente m de microoperaooneS:
264.
m 0 Unidad ceríaal de
pmcesamiento
DR +MISU
L&r
SP+SP - 1
DecremenQr el apuntador de pila
dato de la parte superior de
h pila
Si'(.SP= O) entonces (EM'IT +l) Comprobar si la pila está vacla
F w L +o --. -
kb ALA
estA
liena
~iperiorde la piIa se ,lee en DR. Después, se demementa el a p i a d o 1 de &,Si su valar alcanza 0, 4.pila está vacía, por lo que se activa V&JQ en 1. Esta condición se>alcanza si el dato que se ley6 estaba en la pasici6n 1. Una vez que se lee este dato, SP se decrementa y alcanza el ~alm.0,el cual es el valor inicial de SP. N6tese que si una instrucci6n pop lee el dato de la localidad Q g después $P pe decrementa, SP cambia a 112111, 4 cual es el equivalente ,al decimal 63, En esta configuración, L palabra de la duecci6n O wibe el Último dato en la pila. N6tese tambi&n que se p4ucirA una opaci6n errónea s i se; ejecuta una iizstrucci6n cuando L L W = 1 a una pap, cuando VACIO = 1.
El &o
da
,-
W c a que ~ la pih no
--
h i
Pih de memoria Una pila puede existir como una unidad única, como se presenta en la figura 8-3 o puede implantarse %en una memoria de acceso aleatorio conectada a una CPU. Se rediza la implantacidn de una pila en la CPU al asignar una parte de memoria A una operacibn de pila y al usar un registro de pracesador como un apuntador de pila. La figura 8-4 muestra parte de una memoria de computadora dividida en tres segmentos: p r e gramas, datos y pila. El contadas de programa PC apunta a la dirección de la siguiente instruccibn en el programa. El registro de diremi611AR apunta a un arreglo de datos. El apuntador de pila SP apunta a la parte superior de la pila. Los tres registros estan conectados a un canal de direcciones c o m h y cualquiera puede proporcionar una direccibn para la memorla. P C se utiiiza durante la frise de bfisqueda para leer una instrucci6n. AR se utiliza en la fase de ejetución para leer un operando. SP se utiliza para ejecutar inszrniceiones pugh o pop en datos que se guardan o se recuperan en la pila. Como se muestra en la figura 84, el valor inicial de SP es 4001 y la pila crece con Ls direcciones decrecientes. Por lo tanto, el primer dato a b c e m d o en la pila esti en h d k c i b n 4000, el segundo se almacena en la direccibn 3999, y la úitima direcicibn que puede usarse para la pila es 3000. N o estan previstas curnpmbaciom del limite de la pila. Consideramos que el dato en la pila se comhica con el registro de datos DR.Se inserta un nuevo dato con la imbnicci6n de push, de la manera siguiente:
SECCI~N 88 Orgdmci&r
de una pila
265
Dirección
Unidad de memoria
Figtira 8.4 Memoria de computadora con sqpentas de programa, datm y pila.
Ei apuntador de pila
se decrwnenta para que apunte en la direcci6n de la siguiente palabra. Una operad611 de escritura en la memoria inserta la palabra de DR dentro de la parte suprior de 1$ pila. Se recupera un nuevo dato can u n a instrucción push, de la manera siguiente:
266
mOCHO
Iúnites de Ia pila
Unidad central de prow%miento
El dato superior se lee de la pila a DR. El apuntador de piIa se incrementa despub para apunbr al siguiente data en la pila. Muchas mmputadoxas no tienen hardware para verificar el sobreflujo de la püa @la lierra) o sobreflujo inverso {pila vacia). Los lhites de la pila pueden c*omprobarse al usar dos registros de procesador: uno que contenga el lfmite suprior (m este caso 3000) y el otro que contenga el limite inferior (en ate caso 4001). D q u & de una operaci6n de push, se compara SP con eI +tro de lfnvte superior y después de una operacidn pop SP se compara con el registro deli lfmite inferior. Las dos rnicxd~peracionesnecesarias para las operaciones push o pop son: 1) un a c c e ~ la memoria a travgs de SP y 2) k actualizacibn de SP. Depende de la orgarhción de la pila determinar cuA1 de las das operaciones se realiza primero y si se actualiza SP incmentando o decrementando. En la figura 8-4 la pila crece al decmmentar la direccibn de memoria. La pila puede construirse para crecer al incrementar la direcci6n de memoria como en la.f i w a 8-3. En tal caso, se incrementa SP para la aperacidn de push y 8e deuemwiki para la operacibn de pop. Puede construirse una pila para que SP apunte ti la siguiente posicihn vacfa arriba de la parte superior de la pila. En este caso, debe intercambiarse la secuencia de microoperaciones. Un quntad~xde pila se carga con un valor inicial. Este valor inicial debe ser h.dirección inferior de una pila asignada en la memoria. En lo sucesivo SP se incremmta o se decrementa en forma automAtica con cada operacan de push o pop. La ventaja de una pila de memoria es que la CPU puede hacer referencia a ella sin tener que especificar una direccián, porque la M 6 n siempre estA disponible y se actualiza en forma autamatica en el apuntador de pila.
Notácidti polaca inversa Una srga&aci& de pila es muy ekienk para evaluar expresiones aritméticas. El método matemdtico común de escribir expresiones aritmbtias impone dificultades cuando las evaMa una computadora. Las expresiones aritmdticas comunes se escriben en nofación i n t m fija, donde cada operador escrito esK entre los operandos. Consideremos ia siguiente expresión arih& tica simple.
El asterisco (que significa multiplicaci6n) está colacado entre dos operandos A y B o C y D,El signo de más est4 entre los dos producFos. para evaluar esta expresihn aritmética es necesario calcular el producto A * B, almacenar este p d u c t o mientras se calcula C * D y despuk sumar los dos productos. En este ejemplo apmiamas que para evaluar expresiones aritmdticas en notacihn interna fija es necesario a n a b r la expresión en todas sus partes para determinar d l operaci6n ser4 la siguiente en ejecutarse.
SFKCI~N83 &gank%dón de una püa
267
El matemdtico polaco Lukasiewicz mostró que las expresiones aritmb ticas pueden r e p m t a r s e en notaciótr frjn previa. Esta mp=ta&n, con frecuencia denominada notaci6n polacnI coloca el operador antes de los operanda. La nofaci6n postm'urfija, denominada notaci6n polaca inversn (ñPN) colma el operador después de los operandos. Los siguientes ejempIos mueshan las tws 'épmtaciones:
RRN
+B AE + A
Notacin interna fija Notaci6n polaca o previa fija Notacidn polaca inversa o posterior fija
+A&
La notacidn polaca inversa es una forma adecuada para la manipulacidn de la pila. La expresi6n
se escribe en n o t a c a polaca invem como
H evalda como sigue: rastrear la expresidn de izquierda a derecha. Cuando w encuentra un operador, ejecute Ia aperaci6n con los dos operandos que ,eencuentran en d lado izquierdo dd operador. Quite los dos operandw y el operador y wstittiyah por el número que se obtiene de1 resultado de la operaci6n. Cantinde analizando la expresibn y repita el procedimiento para cada operador encontrado hasta que no haya m8s operadotes. Para la expresi6n anterior encontramos el operador * después de A y B. Ejecutamos la 0peraeiSai.A B y sustituhus A, B y * por el prcducto para &tener
y
*
dende (A * B) es una cantidad dnim' que se bbtiene del producto. El sfguiente operador es m y sus d& operado- previos son C y D,por lo que ejecutamos C * D y obtenemos una instnicci6n con dos operandos y un opekdor:
*
es + y los dos operandos que S& van a sumar san los dos p r o d w I asi que mimamas las dm cantidades para obtener el mltado. La conversicin de nobcidn interna fija a notaci6n poiaca inversa debe considerar la jerarquia operacional adoptada para la notacibn interna fija. Esta jerarquía dicta que primero ej&utemos todas las operaciones aritm& ticas dmtio.de los padntesis internos, después las de los paréntesis externos
H siguiente -radar com~wdnri
RPN
268
cAPfnno -O
Unidad central de procesamiento
y que realicemos las operaciones de multiplicaci6n y división antes de las operaciones de suma y resta. Consideremos la expresidn:
h r a evaluar la expresión primero debemos ejecutar las operaciones aritm& ticas
dentro de paténtesis (A + B) y (23 + E). Después debemos calcular la
expresi6n dentro de los padntesis cuadrados. La multiplicaci6n de C * (D + E ) debe realizarse antes de la suma de porque la multiplicacibn tiene precedencia sobre la suma. La iiltima operad611es la multiplicacibn de los t h i n o s entre paréntesis y paréntesis cuadrados. La expresión puede convertirse a notacien polaca inversa sin usar paréntesis, al considerar la jerarquía de operaciones. La expresión convertida es:
Al proceder de izquierda a derecha primero sumamos A y 3, después sumamos D y E, En es& punto nos queda:
donde (A + B) y (D .t El son cada uno un nijunero úniw que se obtiene de la suma. Los dos operandos para el siguiente * son C y ID + E). Estos dos números se multiplican y ei producto se suma a F. El * final produce la multiplicaci6n de los dos &minos.
Evaluacibn de las expresiones aritméticas La notacibn polaca inversa, combinada con un arreglo de pila de registros, es la m e r a más eficiente que se conoce para evaluar expresiones aritmdticas. Este procedimiento se emplea en algunas caIculadoras electrdnicas y tambih en algunas computadoras. La pila es particularmente útil para manejar problemas grandes y complejos que repre-tan cadenas de c4lcuIos. Se basa en el hecho de que cualquier expresibn aritmética puede expresarse en notaci6n polaca sin paréntesis. to consiste en convertir primero la expresidn aritmética El pra su notación polaca inversa equivalente. Los operandm se escriben (push) dentro de la pila en el arden en el cual aparecen. El inicio de una operación depende de si tenemos una calculadora o una computadora. En una calculadora,, se introducen Los operadores mediante el teclado. En una computadora deben iniciarw mediante instrucciones que contengan un campo de o p e r a 6 (no se necesita campo de dirección). Las siguientes micf~operacie nes se e j m h con la pila cuando se introduce una operacibn en una calculadora o se emite mediante el controI en una computadora: 1) los dos omrandos supeciom de la pila se utilizan para la operación, y 2) se lee el
.
I
m& M ~xganizacihde una pila
269
dato ,@p) de la pils y el resultado de la operacidn sustituye el operando inferior. Al escribir los operandos dentro de la pila continuamente y ejecutar las operaciones como se definid, se waliia la expresibn en el orden apropiado y el resultado final permanece en Ia parte superior de la pila. EI siguiente ejemplo nurndrice puede clarificar este procedimiento. Considere la expfesibn aritmdtica .rr
-mi,
w p w n (3 * 4)
+ (5 * 6)
aP4 &
En notacidn polaca mversa, w expresa como
operm'ones de pila
Ahora consideremos las operaciones de b pila que se muestran en la figura 8-5. Cada caja representa una aperaci6n de la piia y las flechas siempre sefialan a la parte superior. Al analizar la expresi6n de izquierda a derecha encontramos dos operandos. Rimero, se escr1h el número 3 dentro de la pila, despds el número 4, el siguiente shholo es eI operador de multiplicaci6n Esto provoca una multiplicaci6n de los dos datos superiores'en la pila. Despues se lee la pila y el producto se coloca en la parte superior, reemp-do los dos operandos ori@Ies. En wguida encontramos los dos operandos 5 y 6, por lo que ellos se escriben dentro de la pila, ta operación de la piia que resulta del siguiente sustituye estos dos números por su producto. La dltima operación produce una suma aritmktica de los dos números superiores en la pila para obtener el resultado final de 42. Las calculadoras cientificas que emplean una pila interna requieren que el usuario convierta las expresiones aritméticas a notacibn polaca inversa. Las computadoras que utilizan una CPU organizada con pila proporcionan un programa del sistema para ejecutar la conversi6n para el usuario. La mayoria de los compiladores, sin considerar la organizacidn de su CPU, convierten todas las expresiones aritméticas a notación polaca de todas maneras, porque este es el mktodo mBs eficiente para traducir expresiones aritmbticas a instrucciones de lenguaje de máquina. Por lo tanto, en esencia,
*.
*
Figura 8-5 Operacienes de piia para evaiuar 3 4 + 5 * 5.
270
C -
OMO
Unidad centi:al de prowsamienb
una CW organizada con pila puedie ser m8s eficiente en algunas apliracionm :que una CPU sin pila.
8-4
FomaOos de las instnicciones
Normalmente las estructuras flsica y 16gica de la computadora se describen en los manuales de referencia que se proporcionan con el sistema. Tales manuales explican la construcci6n interna de Ia CPU, incluyendo los registros de procesador disponibles y sus posibilidades 16gicas. TambiGn listan todas las instrnicciones que se implantan con hardware, especificaii su formato en c6digo binario y proporcionan una definición precisa de cada instrucci6n. Por lo general, una computadora tendrA varios formatos de c6digos de'instrucciones.Una funci6n de la unidad de control dentro de la CPU es interpretar cada c6digo de instrucción y proporcionar las funciones de control necesarias para procesar la in~trucci6n. Normalmente el formato de una instrucci6n se muestra en una caja rectangular que simboliza los bits de la instruccidn conforme aparecen en la palabra de memoria o en un registro de control. Los bits de la instruccibn se dividen en grupos llamados campos. Los campos más comunes que se encuentran en los formatos de instrucciones son:
l. Un campo de código de operacibn que especifica la operaci6n que se va a ejecutar. 2. Un caknpo de direcci6n que represeata una direcci6n de mmoria o un registro de procésador. 3. Un campo de modo que especifica la manera en que se determina el operando o la dirección efectiva. En wasiones se emplean otros campos especiaIes bajo ciertas circunstancias, por ejemplo un campo que proporciona el nhmero de corrimientos en una instnicci6n de tipo corrimiento. El campo de c6digo de operacibn de una instruccibn es uii grupo de bits que define varias operaciones de pracesadar, como sumar, restar, complementar y corrimiento. Las operacionec mas comunes dispoi-iibles en instrucciones de computadora se listah y analizan en la secci6n M. Los bits que definen el campo de modo de una instrucci6n especifican diversas alternativas para escoger las operandos de la direcci6n dada. Lus diferentes modos de direccionamiento que se han formulado para las computadoras digitales se presentan en la secci6n 8-5. En esta sección, presentamos el campo de dirección de un formato de instruccihn y consideramos el efecto de incIuir múltiples campos de direcci6n en una instrucción, h s operaciones especificadas mediante instrucciones de computadora se ejecutan sobre algunos datos almacenados en b memoria o en registros de procesador. Las operandos que residen en Ia memoria se especifican
SECCI~NM Fomtos
di-&
de +sFro
de las instniccionec
mediante sus direcciones de memaria. Los operandos que residen en un registro de procesador se especihcan con una direcci6n de registro. Una $imccidn de registro es un n b a a binnrio de k bits que define uno de 2k registros en la CPU,Por lo W o , una C m con 16 registros de procesador del RO a1 R15 WdrA un campo de direcEi6n de registro de 4 bits. Por ejemplo, el nhero binario 010'1, representad el registro R5. Las computadoras pueden tener instrucciones de diferentes tamaiios que contengan una cantidad variable de direcciones, La cantidad de campos de direcciones en el formato de instrucCi6n de una computadora depende de ia organizacibn interna de sus registros. ta mayoría de las computadoras caen en uno de tres tipos de arganizaci6n de.CPU:
l.Organizacibn de acumulador i'mlco, 2 Organización de registro general. 3. Organizacihn de pila.
Un ejemplo de una organizaci6n de tipo acumulador es ¡a computadora básica presentada wi el capitulo 5. Todas las instrucciones se ejecutan con un registro de acumulador relacionado. El formato de instrucci6n en este tipo de computadora utiliza un campo de direccibn. Por ejemplo, la iristmcci6n que especifica una suma arihdtica se define mediante una iiistrucción del lenguaje ensamhlador como ADD
X
donde X es la direcci6n del operando. La instrucci6n ADD en este caso da como resultado la operacibn AC AC + M[XJ. AC es el registro acumulador y WXJrepresenta la palabra de memoria que se localiza en la dirección X. Un ejemplo de un tipo de organizací6n de registro general se presentd en la figura 7-1. El formato de instrucci6n en -te tipo de computadora necesih tres campos de direcci6n de registro. Por 10 tanto, la instrucci6n para una suma aritmktica puede es~ribimeen lenguaje ensamblador como +
RDD
Rlr, R 2 , B3
pera representar la operación R1 + IC2 + R3. La cantidad de campos de dirección en la Vistnieci6n puede reducirse & tres a dos si el registro destino es igual a uno de los registros fuente. Por lo tanto, la instnicci6n ADD
RltfB2
repxesentarh h operacibn R1 + Rl + R2. Sólo necesitan especificarse las &&dones de registro para R1 y R2 en ata iÍishucci6n. Las computaddras con miilriples registros de procesador utikan la instrucción de mover con un nemhico MOV para reprecentar una instnicci6n de trangferencia. Por b tanto, la instnicci6n
272
CMfTUW OCHO Unidad
mtral de procesamiento
nov
RL,.RZ
"pmenta Ia transferencia R1+ R2 {o E2 t.R1, dependiendo de la computadora en particular). Entonces, las instrucciones de tipo de transferencia neceitan dos rampas de direcci6n para especificar la fuente y el destino. Las computadoras de tipo de registro general emplean dos o tres campos de dirección en su formato de instrucciones. Cada campo de direcd6n puede especificar un registro de procesador o una palabra de memoria. Una btnireiún representada mediante
especificaría la aperaci6n R1 + R1 4- M [ a . Posee dos campos de d i m i & , uno para el registro R1 y el otro para la dhxci6n de memoria X. La CMJ organizada /con pila se precentó en la figura 8-4 Las computadora~con organizacidn de pila envían instrucciones PUSH y POP las cuales requeririan un campo de d k d d n . Por lo tanto la instrucci6n
.
PUSH
X
escribir4 la palabra de la direcci6n X a la parte superior de la pila. El apuntador de piia se actualiza en foma antomAtica, L;ts instrucciones de tipo operaei6n no necesitan un campo de dirección en las computadoras organizadas con pilas. Esto se debe a que h operación se ejecuta sobre los dos datos que están en la parte superior de la pila. La instrucci6n
BDD en una computadora con pila consta de un solo c6digo de operacibn sin campo de direccibn. Esta operacibn lee (pop) los dos números superiores de la pila, los suma y escribe (push) la suma dentro de la pila. No es necesario especificar operandos con un campo de direcci6n porque es implícito que d o s están en la pila. LA mayoría de las computadoras caen en uno de estos tres tipos de organizacibn que se acaban de describir. Algunac. computadoras combinan caracteristicas de más de una estructura oanizacional. Por ejemplo, el micraprocesador Intel 8080 tiene sfete registros de CPU, uno de los males es un registro acumulador. Como consecuencia, el procesador tiene algunas de las caracteristicas de un tipo de registro general y algunas de las de un tipo acumulador. Todas las instrucciones aritmi5ticac y ldgicas, al igual que las instrucciones de carga y almacenamiento,-utilizan el registro acumulador, por lo que estas instrucciones sólo tienen un campo de direccidn. Por otra parte, las instrucciones que transfieren datos entre los siete registros .del procesador tienen un formato que contiene dos campos de direccibn de registros. Además, el psocesador intel 8QW tiene un apuntador de pila e
instniccionq push y pop desde una pila de memoria. S i embargo, el pn>sesador no @ne iq@ruccionesde tipo de direccionamiento cero, las cual= son caracterkticas de una CPU ownizada con pila. Para dar una ejemplo de la influencia de la cantidad de direcciones sobre los programas >decomputadora, evaluaremos el siguiente enunciado aritmético
u t i b d o m,uno, dos a tres instrucciones de direccionamiento. Emplearemos los slmbalcs ADD, SUB MUL y DIV para las cuatro operaciones aritméticas; MOV para la operacibn de tipo transferencia; y LDAD y STORE para transferencias hacia y desde la memoria y e1 registro AC. Consideraremos que las operandos es las direcciones de niemría A, B, C y D y el multado deben almacenarse en h memoria en h difeceión X.
z,
instrucciones de tres direcciones Las computadoras con formato de instrucci6n de tres.direcciones pueden utilizar cada campo de direcci6n para especificar un registro de procesador o un operando de memoria. En *+da, se muestra el programa en lenguaje ensamblador que evalúa X = (A i. B] * {C + D),junto con comentarios que explican la operaci5n de transferen;eia de registros de cada instrucción.
AQD
RlirAIB
ADD
RZ,
EUL
X r RZir
Cf
D 82
RI+H[A]
+ M[B]
R2*-H[C] + H[D] M[X] +RS*R2
Se considera que la-computadora tiene dos registros de pmesador,
R1 y R2.
El símbolo WA]representa el operando en la dirección de memoria que se simboliza mediante A. La ventaja del forrnato de tres direcciones es que produce a la brevedad programas cuando wdJa expmiones aritm6tiCas. La desventaja B que las instrucciones de cddigo binario q u k p e n demasiados biks para especificar t m direcciones. Un ejempb de uaa computadora comercial que utrliza instrucciones de tres direcciones es la C+t 170. Lns formatos de instnxcciones en la computadora C y k están W d o s a trec c a m p de -6n de registro o a d a campos de d i d h de m g k o y a un campo de -6n de memoria.
Inshcdonea de dos díreccionqs Las instruccioties de dos direcciones zsonlas d s comunes en las computadoraa comerciales. En d a s , bmbién cada campo de dirección puede specificar un registro de pwcesador o qna palabra de memoria. Ei programa para evaluar X = (A -i-l?) * {C 23) es como sigue:
+
274
KHO
Unidad central de pracesamiento
MOV ADD HOV
RI, A
RI+M[A]
RlrB
ADD
R2, D
MDL MOV
R2r82 XrRb
Rl+RL+M[B] R2+M[C] R Z e R 2 + M[D] RI+Bl*R2
R2,C
H[XJ+RIi
La instnrccibn MOV mueve o transfiere el operando hacia y desde la memoria y 10s registros del procesador. El primer símbolo listado en una instrucci6n se considera fuente y destino, adonde se transfiere e1 resultado de la operación. hshcciones de una direcci6n tas instnicciones de una direcci6si utilizan un registro acumulador (AC) irnpiícito para toda la mmipuhci6n de datos. Para la multiplicacibn y división se necesita un segundo registro. Sin embarga, en =te ejemplo no lo tomaremw en cuenta y consideramos que AC contiene el resultado de El programa para waiuar X = (A i- BB)* (C + D)es todas las
R
AC+B[A]
B
RCtA[C]
STORB EOAD
T
M[T]+AC AC+H[CJ
ADD
MUL
D T
STORE
X
LORD ADD
C,
+ HIB]
RCg-AC + H[D] AOtAC*M[T] M[X]bAC
Todas las operaciones se realizan entre el registro AC y un operando T es la diwc86n de una localidad de memoria temporal necesaria para almacenar el resultado intermedio. de memoria.
Instnicciones de cem direcciones Una computadora organizada con pila no utiliza un campo de direcci6n para las instrucciones ADD y MUL. Sin embargo, las instrucciones PUSH y POP necesitan un campo de direeci6n para especificar el operando que comunica con la pila. El siguiente programa muestra d m o se 4 i r 6 X = (A B) * (C D)para una computadora organizada con pila. (TOS significa la parte superior de la pila.)
+
+
PUSP
a
r o s t ~
P~SH B ADD
TOS+B
PUSH
TOStC
C
TOSt(A
+ B)
PUSH ADD MUL
TOS+D T O S + ( C 4-D ) TOSt(C+D)*(R+B) POP X H[XJ +TOS Para evaluar expresiones a r i t d i c a s en una computadora con pila, es necesario convertir la expresi6n a motaci6n polaca inversa. E1 nombre "dkecci6n cero" se da a este t i p de computadora por la ausencia de un campo de direccibn en las instrucciones computacwdes.
Instrucciones RI SC Las ventajas de una arquitectiira de computadora con conjunto de instrucciones reducido (RISC) se explica en la secci5n 8-8.El conjunto de instnicciones de un procesador RlSC tipico está limitado a w las instrucciones cargar y almacenar c u d o hay comunicaci6n entre la memoria y la CPU.Todas las otras instrucciones se ejecutan dentm de los registros de la CPU sin transferir* a la memoria. Un programa para una CPU tipo RE€ consta de instrucciones LOAD y STORE que tienen una memoria y una direcci6n de registro, e instnieciones de tipo computaciond que poseen tres direcciones donde d a s especifican registros de procesador. El siguiente es un programa para evaluar X = (A -i B) * (C + D).
LOAD
'
LOAD LOAD LOAD ADD ADD ñUL STOBE
R1i +I[A] RZ+H[B] R3 +N [ C ] R4+H[D]
R l + R l i + R2 R3 +B3 + A 4 R1i +R$* R3 N[XJ +RIi
Las instrucciones de carga transfieren los operandos de la memoria a registras de la CPU. Las operaciones de sumar y muItiplícar se ejecutan con datos en los registros sin acceder a la memoria. El resultado de los c6lculos se guarda despuks en la memoria con una inshucci6n de almacenar.
E31 campo de operaci6n de una instruccidn especifica 4 opexaci6n que se va a ejecutar. Esta operacl6n debe realizarse mbfe algunos datos almacenados en registcos de computadora o en palabras de memoria, La manera en que eligen los operandos durante la ejecución del programa depende del modo de direccionamiento de la instrucción. El modo de direccionamiento especifica una regla para interpretar o modificar el campo de dwcci6n de la
276
-0
Unidad
~entra1de p m m i e n t o
instrucci6n anta de que se haga la refehcia real al operando. Las computadora~utilizan técnicas de modo de direccionamiento para acomodar una o las das siguientes consideraciones:
1. Proporcionar al usuario versatilidad de programacidn al ofrecer facilidades como apuntadores a memoria, contadores para control de ciclo, in&aci6n de datos y reubicación de programas. 2, Reducir la cantidad de bits en el campo de direccionamiento de la iastnicci6n,
La disponibilidad de los modos de dlreccionamiento proporciona al programador con experiencia en lenguaje ammbiador la flexibiiidad para escribir programas mas eficientes en relacibrr con la cantidad de instrucciones y el tiempo de ejecu~i6n. Para comprender 10s diferentes modos de direecionamiento que se presentarh en esta sección, es imperativo e n h d e r el ciclo de operaci6n bAsh de la computadora, ta unidad de control de una computadora estd M a d a para recorrer un ciclo de instrucciones que se divide en tres faprincipales:
1. Búsqueda de ia instrucci6n de la memoria. 2. Decodificar la instrueci6n. 3. Ejecutar la insmicción. contaáor de
programa IPC)
ampo de modo
Hay un registro en la computadora llamado contador de programa o PC, que lleva un registro de las instrucciones del programa almacenado en la memo&. PC coagene la direeoi6n de la siguiente instrucción que se va a ejecutar y se incrementa cada vez que se recupera una instrucción de la memoria. La decodificacibn realizada en el paso 2 determina la qxraci6n que se va a ejecutar, el modo de dinxcionamiento de h instnicci6n y la posici6n de los operandos. Después la computadora ejecuta la instniccihn y regresa al paso 1 para hacer la búsqueda de la siguiente instrucción en secuencia. En algunas computadoras el modo de direccionamiento de la instnicci6n se especifica con un código biario diitititd, como se hace con el caigo de op"aci6n. Otras computadoras utilizan un c6digo binario único que representa la operaci6n y el modo de la instrucción. Pueden definirse instrucciones con &&so$ madd de direccionarniento y, en ocasiones, se combinan dos o m8s modos de direccionamiento en una insbruccibn. Un ejemplo de un € b m t o de hshuccibn con un campo de modo de direccionamiento distinto se muestra en la figura 84. El c6diga de operaci6n la operadón que se va a ejecutar. El campo de modo se utiliza para ubicm los +randas necesarios para la operarihn. Puede haber o no un campo *dedireccionamiento en la instrucción. Si hay uno, puede representar una di~eccibnde memoria o un tegistm de próeesadot. Además, como se
SECU~NM Modos de direEcionarniento
277
analiz6 en la seccibn anterior, la inctrueci6n puede tener mAs de un campo de d i d b n , y cada campo de direccibn puede estar asociado con su propio modo de direccionamieno particular. Aunque la mayorfa de las m& de d i d n a m i e n t o modifican e1 campo de dimccihn de la instrucción, hay dos modos que no necesitan el campo de dirección, Son los modm hnplfcito e inmediato.
Modo implícito: En este modo se especifican los qperandos en forma implícita en la definicibn de la inst'nicci6n. Por ejemplo, la instrucción "complementaracumulador"es una instmcci6n de modo implícito porque el operando en el registro dk acumulador est5 impliako en la definicibn de la instrucci&n.De hecho todas las instrucciones de referencia a registro que utilizan un acumulador son instrucciones de modo implícito. Modo
Direaibn
I
Figura 3 4 Formato de instru~ionesw n campo de modo.
Las instrucciones de direccidn cero en una computadora organizada con pila son hstrucciones de modo implícito parque esth implícito que los operandas estdn en la parte supetior de la pila.
Modo inmediato: En este modo se especifica el operando en la instrucción misma: En otras palabras, una instrucci6n de modo inmediato tiene un campo de operando, en lugar de un campo de d i r d 6 n . Un campo de operando contiene el operando real que se va a usar jmto con la operacibn especificada en la insttucci6n. Las instrucciones de modo inmediato son ' Útiles para inicializar registMs en un valor constante. Se mencionb antes que el campo de direcci6n de una instrucci6n puede especifkar una palabra de memoria o un registro de pmesador. Cuando el campo de direcci6n especifica un registro de prccesador se dice que la instnicción estii en modo de registro,
Modo dé registro: En este modo, los operandos están en registros que residen dentro de la CPU. Se seieccioni el registro particular de un campo de registro en la insfrkcidn. Un campo k bik puede especificar cualquiera de 2k registros. Modo indiregto por registro: En este modo la instrucción especifica un registro en'la CPU cuyo contenido proporciona la direccidn del operando en la memoria. En tras palabras, al registro seleccionada contiene la d i ci6n del operando en lugar del operando mismo,, Ahtes de utilizar una instrucción de modo indirecto par registro, el programador debe asegurarse
278
-0
Unidad central de pmesamiento
de que la dimcihn de memoria del' operado está colacada en e1 registro del prmesador con u n a instru& previa. Entonces uría referencia al registro es equivalente a especificar una d h x i 6 n de memoria. La ventaja de una instaicci6.i de moda de xegistm indimdo es que e1 campo de direccibn de la iristrumi6n utiltza menos bits para seleccionar un registro de los que necesitaría para especificar una diremi611de,memoria en forma directa.
Modo de autoincremento o autodecremento: Este es similar al modo de registro indirecto, excepto en que el registro se ipcremenb o decremenka despu& (o antes) de que su valor se utilice para a-r la memoria. Cuando la direccibn almacenada en el registro hace referencia a una tabla de datos en la memoria, es necesario incrementar o decremenfar el registro despuks de cada acceso a la tabla. Esto puede lograrse al usar la instruccibn de incrementar o decrementar. Sin embargo, como este es un requisito común, algupas computadoras incorporan un modo especial que incremenb o d e crementa en forma automática el contenido del registro después de cada acceso de datos. La unidad de control en la CPU utiliza el campo de direccibn para obtener el operando de la memoria. En ocasiones el valor que se proporciona en el campo de direccibn es la direccibn del operando, pero en ocasiones es sbla una direccidn desde la cual se calcula la di~ecci6ndel operando. Para poder diferenciar los distintos modos de direccionamiento es necesario distinguir entre la parte de dirección de la inctmcci6n y la dirección ef-ctiva utilizada por el rontxol cuando ejecutit la instruccidn. La direecibn ejectiva se define como la &mi611de memoria obtenida del dlculo, fijado mediante el modo de difeccionamiento proporcionado. La dimi6n efectiva es la direccibn del operando en una inshuccidn de tipo cornputacional. Es Ia direccidn en que el control se transfiere en respuesta a una instmccidn de tipo brinco. Ya hemos defiriido dos modos de direccionamienta en el capíhiio 5. Se resumen aquí para que sirvan de referencia.
direccibn efedivu
Modo de direcdonamiento directo: En este modo la d i m i b n efectiva es igual a la parte de direcci6n de la instnicci6n. Ei operando reside en memoria y su d i i c i 6 n la proporciona en forma directa el campo de direccibn de ia instrucción. Esi una instrucci6n de tipo brinco el campo de dirección especifica la d h i 6 n de transferencia de control del programa real. Modo de direccionamiento indirecto: En =te modo, el campo de direccibn de la inskucci6n proporciona la dimtibn en que se almacena la direcci6n fectiva en la memoria. El control recupera la instrucci6n de la memoria y tiliza su,part;ede +direecibnpara accesar la memoria una vez m As con el fin &-&le leer la dimci6n efedtlva. El m& de direccionarniento indirecto también se explica en la d n 5-1 junto con la figura 5-2. ' .
Unos cuantos modos de diicionamiento requieren que el campo de dimcci6n de 1a instmcci6n se sume al contenido de un registro especifico en la CPU,En estos modos la direccidn efectiva se obtiene del cdlculo siguiente
d k c i 6 n efectiva = parte de direccidn de la instrucci6n -t- el contenido de [registro de CPU
El registro de CPU utilizado en el cdcuio puede ser el contador de programa, un registro de índice o un registro base. En cualquier caso tenemos un modo de dimcimamiento diferente que se utiliaa para una aplicación distinta.
Modo de di~eccionamientorelativo: En este modo el contenido del cantador de programa se suma a la parte de dirección de la instruccibn para obtener la direccián efectiva. ta parte de direcci6n de la instruccibn por lo general es un número con signo (en representacibn de complemento a 2) el cual puede ser positivo o negativo. Cuando se suma este número al contenido del contador de prugrama, el resultado produce u n a direccibn efectiva cuya posición en la memoria es &tiva a la dirección de la siguiente uistmcción. Para hacer más claro con un ejemplo, consideremos que el contador de programa contiene el número y que ia parte de direcci6n de la instruccibn conkiene el número 24. La inctniccibn en Ia posici6n 825 se lee de la memoria durante la fase de reniperacilin y el contador de programa se incrementa en uno a 826. E1 ciilculo de dreccibn efectiva para el modo de direecidn relativa es 826 + 24 = 850. Esto es 24 posiciones de memoria adelante de la dirección de la siguiente hhucci6n. Con frecuencia se utrliza el direccionamiento relativo con instrucciones de tipo brinco, cuando la direccidn del brinco está en el Brea que m i e a la palabra de la instrucci6n misma. Esto da como resultado un campo de direcci6n más pequefio en el formato de la instnicción porque la dirección relativa puede especificarse con una cantidad de bits menor en comparacibn con la cantidad de bits que se necesitan para r e p m t a r la direccih de memoria completa.
Modo de direccionamienfo indexado: En
este modo el contenido de un registro fndicese suma a la parte de d h x i 6 n de la instruccibn para obtener la diici6n efectiva. El registro índice es un registro de CPU especial que contiene un vaBr índice. Un campo de direcci6n de h instnicci6n define la dirección inicial del arreglo de datos en la memoria. Cada opando del arreglo &e almacena en la memoria m relaci6n con la direcci6n inicial. La distancia entre la direcci6n inicial y la dimci6n del operando es el valor del índice h a c e n a d o en el registro de indice- Cualquier aperando en el arreglo puede accesarse con la misma instruccidn siempre y cuando el registro
indice contenga el valor de índice correcto. El registro índice puede i n m mentar= para facilitar el acceso a operandos consecutivos. N6tese que si una instrucci6n de tipo índice no incluye un campo de direcci6n en su formato, la instrucci6n se convierte al modo de operaci6n de indirecto por registro.
280
mOMP Unidad mtrd de procesamiento Algunas c~rmputad~ras dedican m registro de CPU para que funcione exclusivamente como m registro indice. De rnanera hplicita este registro participa cuando se utiIiza una inshcci6d de modo índice. En las computadora~con muchos registros de procesador, cualquiera de los registros de la CBU pueden contener el número de Endice. En tal caso, el registro debe estar especificado en forma explícita en un campo de registro dentro del
formato de instruca6n. Modo de didonamiento de xegistro base: En este modo, el contenido de un registiro base se suma a la parte de direcci6n de la instnicci6n para obtener la dirección efectiva. Esto es similat' al modo de direccionamiento indexado, excepto en que el registro se denomina ahora registro base, en I q p r de registro de indice. L2t diferencia entre los dos modos está en la manera que se usan mAs que en la manera en que se calculan. Se considera que un ~registmíndice contiene un n~merode índice que se relaciona con la parte de d W 6 n de h insf-nicd6n. Se considera que un registro base contiene una dkcú6n base y que el campo de direccibn de la instrucción proporciona un desplazamiento en relacibn con esta direcci6n base. E1 modo de ,direccionamiento de registro base se utiliza m las computadoras para facilitar la locaikaci6n de las. programas en memoria. Cuando se mueven datm y programas de un segmento: de memoria a atra, como se requiere en los sistemas de multiprogramacibn, los valores de d i i b n de bs instrucciones deben reflejar esle cambio de posición. Con un registro base los p e valores- de desplazamiento de h s instrucciones no tienen que cambiar. S610 el valor del registro base requiere una a c ~ ~ c i para 6 n reflejar el comienzo ¿e un nuevo qmenta de memoria. jd J
,m
Ejemplo numénce Para mostrar las diferencias entre los diferenv modos, veremos el ejemplo de los modos de direccionamiento sobre Ias instrucciones que se definen en la figura 87. h inshmi6n de dios paiabras m la d k i 6 n 200 y 201 es una iilstmccih "cargara AC" con un campo de diPecci6rr igual a 500. La primera palabra de la .inctrucci6n especifica el código de operacibn y modo, y la segunda palabra especifica la parte de la dirección. PC tiene el valor 200 para
recuperar esta instcucclbn. El cantenido del registro de procesador R1 es m, y el contenido de un registro hdice XR es 100. AC recibe eI operando despu4s de que se ejecuta h instnicci6n. La figura lista unas cuantas direcciones pertinentes y muestra el contenido de la memotia en cada una de ellas. El campo de modo de la instruccibn puede especificar uno de varios modos. Para cada modo posible calculamos la direcei6n efectiva y el operand o que debe cargarse dentro de AC. En d modo de direccionamiento directo la direccidn efectiva es la parte de la direccidn 508 de h instniecih y el operando que se va a cargar dentro de AC es 800. En el modo inmediato
*
6
SEWI~N
Modos de di-ionamiento
281
-CLT
u,
-hkrirn
Memoria
Figura 8-7 Ejemplo nurn6ricq para modas de diceccionamiento.
la segunda palabra de la instrucción se toma como el operando m á s que como direccih por lo que se carga 500 dentro de AC. (En este caso la
direcci6n efectiva es 201.) el modo indirecto se almacena la direcci6n efectiva de la memoria en la direcci6n 500. Por lo tanto, la direcci6n efectiva es 8 0 y el operando es 300. En el modo relativo, la direccibn efectiva es 500 202 702 y el operando es 325. (N6tese que el valor eri PC, despds de la fase de recuperaci6n y durante la fase de ejecución es 202.) En el modo de índice la dirección efectiva es XR + 500 = 100 + 500 = 600 y el operando es 900. En el modo de registro el operando está en R1 y se carga 400 dentro de AC. @n este caso no hay una dimi611 efediva.) En el modo indirecto de registro la dirqci6n efectiva es 400, igual al contenido de R1 y el operando cargado en AC es 7ílO. El modo de autoincremento es igual que el modlo indirecto de registro, excepto en que R1 se incrementa a 401 despu& de la ejecuci6n de b instnicciñn. El modo ,de autodecremento decrementa R1 a 399 antes de la ejecuci6n de la instrucci6n. El operando que se carga en AC es, ahora W . La tabla 8-4 lista los valores de la direccihn efectiva y el operando cargado en AC para los nueve d o s de direccionamienta.
+
+
282
W OQIO Unidad--al
de p~wesamienbo TABLA &4 Lirta tabular de un ejempIo numhrico
Modo de direccionamiento
DirecciSn efectiva
Direccionamiento directo
Operando inmediato Dimciommiento indirecto Direccionamiento relativo Direccionamiento indexado Registro Indirecto por registro Autoincrcmento Autodmento
8-6
confunto de operaciones hdsfcas
Contenido de AC
500 201
800 702
000
-
1400 400 399
Transferencia y manipulacibn de los datos
Las computadoras proporcionan un amplio conjunto de instrucciones para dar al usuario Ia flexibilidad de realizar diferentes tareas cornputacionales. El conjunto de instrucciones de diferentes computadoras varía de una a otra sobre todo en la manera en que los operandos se determinan de las campos de direcciones, Las operaciones reales disponibles en el conjunto de instnicci* nes no,son muy &rentec de una computadora a otra. fio que sucede es que las asignaciones de d i g o binario y el campo de d i g o de la operaci6n son diferenb en diversas computadaras, aun para la misma operaci6n. Tambih puede suceder que el nombre shwlico asignado a instrucciones en la notaci6n de lenguaje ensamblador sea diferente en varias computadoras, aun para la misma instruccidn. No obstante, hay un conjunto básico de operaciones que gran parte, si no es que todas las computadaras incluyen en su repertorio de instmccionq. El canjunto de operaciones básicas dispnibles en una computadora tipita = e1 objeto que se cubre eri esta semi613y la siguiienk. ta mayor parte de instrucciones de computadora pueden clasificarse en tres categorhs:
1. Instrucciones de transferencia de dms. 2. Instrucciones de manipulaciBn de datos. 3. Instrucciones de control de programa. Las instrucciones de transferencia de datos producen una transferencia de datos de una localidad a otra sin cambiar el contenida de la informaci6n binaria. Las instrucciones de manipulaci6n de datas son las que realizan operaciones arihn&ticas,lbgicas ,y de corrimiento. Las instrucciones de control de programa proporcionan posibilidades de toma de decisiones y cambian la trayectoria que toma un programa cuando se ejecuta en Ia computadora. El conjunto de instrucciones de una computadora particdar d e t e d a
las aperacim de transferencia de regisws y controla las decisiones disponblw para el usuario.
I@ruccbnes de ,&wderenciade los datas Zlag instruccione*de transferencia de datos mueven datos de un lugar en la computadora a olm:~iTisambiir el contenids de IPS datos. Las transferencias más comunes son enhe registros. del p~ocesadory memoria, entre registros de+ pr
clda;
.
,
TABLA 8.5 Xns&uccionesde transhncia & datós tipica
Cargar
Alrnamr kilovet
InkrmmbLr
,LD ST MOV
,WH
Entrada
IN
Ciilida
OUT PUIMi.
Sai1L.a~
POP
-:r l.a+qipbi
2@
m~
M OUnidad
central de procesamiento
TABLA &ú Ocho modos de direccionamientop r a la inhducción cargar Convencirin en
Modo
ensambladar
Dimcionamicnto di=& Lo ADR Direccionamiento indirecto LD @ADR Direccionamiento rehtivo LD SADR Operando inmediato LD #N= Diretcionnmiento indexado LD ADRW)
Registro Indirecto por registro Aytoincirmento
LD R1 LD (Rl) LD [R\)+
Transfmncia de registros AC
+-
IM[dDR]
AC
+-
M[M[ADm
AC +M[PC
+ ADR]
AC 4- NBR A C A M[ADR
+
XR] A C - R1 AC *- M[R1] AC c- M[RI], R1- R1
+1
cargar de inmediato se convierte en LDI. Otras normas del lenguaje ensamblador utilizan un carácter especial para asignar el m d o de direccionarniento. Por ejemplo, el modo inmediato se reconoce por un signo # colocado antes del operando. En cualquier casa, b importante es entender que cada histnicci6n puede ocurrir con diversos modos de direccionamiento. Como ejemplo, consideremos la instrucci6n cargar d ammulador cuando se usa con ocho modos de diteccionamiento d i f e m ~ . La tabla 8-6 muestra la convenci6n recomendada del lenguaje ensarnblador y la transferencia real que se logra en cada caso. ADR r e p m t a una direccibn, NBR es un ndmero u operando, X es un registro de índice, R1 es un registro de procesador, y AC es el registro acumulador. El carácter B simboliza una ditwei6n indirecta. E1 caracter $ antes de una dirección hace el direccionamiento relativo al contador de programa PC. El carhcter # precede al operando en una instruccibn de modo inmediato. Una instrucci6n de modo indexado se reconoce por un registro que se coloca entre paréntesis despuCs de la dirección simb6lica. El modo de registro se simboliza al proporcionar el nombre de un registro de procesador. En el modo indirecto por registro, el nombre del regisffo que contiene la dimcci6n de memoria se encierra entre paréntesis. El modo de autoinaemeito se distingue del modo indirecto por regictro al colocar un signo de mas después del registro entre padntesis. A su vez el modo de autodecremento utilizaría un signo de menos. Para poder escribir programas del lenguaje ensambladar para una computadora es necesario conocer el tipo de instrucciones disponibles y tambibn estaestar familiarizado con Ios modos de direccionamiento utilizados en la computadora particular.
/'"
Instnicciones de manipulación de los datos Las instrucciones de manipulación de datos ejecutan operaciones sobre los datos y proporcionan las posibilidades computacionales para la computad*
S E C Q ~ N8 4 Tradxencia y manipulación
285
ra. Las instruaiones & M p . & c i S n de datos en una computadora tipica se dividen por lo general en tres tipos bdsicw
l. instrucciones aritmeticas 2 inskmcciones 16gkas y de manipulaci6n de bits. a instmcciona de corrimiento Una lista de instrucciones de manipukaei6n de datos M parecera mhrho a la lista de micrmperaciones que se proporcionó en el capituIo 4. Si embargo, debe.recordarse que cuando se ejecuta tal instrucdbn, la computadora d e k recorfer la fase de remperaci6n para leer su valor de código binario de la memoria. También deben traerse los operandos a los registros del piocesadar, .deacuerdo con las reglas del morir>de direccionamiento de i&tnicci6n. El 6 1 h o paso es ejecutar la instnrccibn m el procesador. Este último paso se implanta mediante microoperaciane, según se explic6 en el capitulo 4 o por medio,de una ALU y un cirt~tode corrimiento como se muestra en la figura 8-2. Algunas de las instrucciones aritméticas necesitan circuitos especiales para su impIantaci6n.
Instrucciones aritmdticas las cuatro operaciones aritméticas básicas son suma, resta, multiplicación y división, La mayoría de las computadoras proporcionan instrucciones para las cuatro operaciones. Algunas computadoras pequeñas dlo tienen las instrucciones suma y, tal vez, resta. La multiplicaci6n y ¡a divisi6n deben generarse mediante subrutinas del software. Las ctrátro operaciones ariticas basicas son suficiente^ para formular salucionss a problemas científicos cuando se expresan en términos de mCtodos de análisis numbrico. En la tabla 8-7 se proporciona una lista de las instrucciones aritm4ticas tipicas. La instnieci6n de incrementar suma 1 al valor almacenado en un
TABLA 8-7 Imttwiones arilméticas tipicas
Nembnico
,
lncremcntar Pmmentar Sirmar
INC DEC ADD
ResHr
SUB
M~ilti~Iicar Dividir Sirmar con acarreo R c s ~ ron r ~rbtarno N e r (complemento a 2)
MUL
mv
ADDC SUBB MEG
286
MFílWB m 0 Unidad central de prriwsamieniw
registro o palabra de memoria. Una caracteristica comiin de las operaciones de incremenhr, cuando se ejecutan en regishos de pr~esador,es que un número binacio que contiene &lo digiba 1, produce un resultado de 9610 agitas O cuando se incrementa. La instruecidn para decrementar resta 1 de un valor ah4cenado en un registro o palabra de memoria. Un niimero con &lo díatos 0, produce un ndmero con sólo digitm 1 cuando se decrementa. iipo ds d a h
Las hstrucciones sumar, restar, multiplicar y d h i d i pueden estar dispadbles para diferentes tipos de datos. 'los tipos de datos que se considera que están en los registros dei p m d o r durante h ejecuci6n de estas operaciones aritméticas, ae incluyen en la definicidn del código de operación. Una instruccibn aritrnbtica puede especificar datos de punto fijo o flotante, datos binarios o derimales, datos de preciaibn h i c a o de doble precisi6n. Los diferentes tipos de datos se presentaron en el capítulo 3. No es extraño encontrar computadoras con tres o más instrucciones de suma: una para enteros binariost una para operandm de punto flotante y una para operandas decimales. En seguida, se muestran los nemdnicos para tres instrucciones de suma que especifican tipos de datos diferentes. ADD 1
ADDF ADDD
Sumar dos niimeros enteros de punto flotante Sumar dos números de punto flotante Sumar dos n b e r o s decimales en BCD
Los algoritmos para operaciones con enteros, punto flotante y arihktica decimal se desarrollan en el capitulo 10. La cantidad de bits en cualquier -tro es de extensi6n finita y, por lo tanto, los resulhdw de las operaciones aritrn6ticas son de precisibn finita. Algunas computadoras proporcionan operaciones de hardware de doble precisi611,en las d e s el tamaño de cada operando es de dos palabras de memoria. La mayoría de Ias computadoras pequeñas proporcionan instrucciones especiales para facilitar la arihngtiea de doble precisi6n. Un flip-flop especial de acarreo se utiliza para almacenar el acarreo de una operaci6n. ia instrucción "sumar con acarreo" realiza la s u m a de dos operandos más el valor del acarreo dd c2ilculo previo. De igual manera, la inshueci6n "restar con prktamo" resta dos palabras y un préstamo que puede haberse producido de una operación de resta previa. La instntccibn negar forma el complementa a 2 de un numero, invirtiendo en forma efectiva el signo de un enkm cuando se representa en forma de complemento a 2 con signo.
instnrcciones Ihgicas y de manipulación de bits Las instrucciones ldgicas ejecutan operaciones binarias sobre series de bits almacenadas en registros. Son útiles para manipular biis individuales o un grupo de bits que represente información en c6digo binario. Las instrucciones lógicas consideran en forma separada cada bit del operando y b tratan como una variable booleana. Mediante una aplicación adecuada de las
instrucciones Igicas, es posible cambiar los vabres de bits, emplear un grupo de bits o insertar nuevos vahres de bib m los operandos almacenados en registros o palabras de memoria. Algunas instrucciones I6gicag y de manipulación de bits típicas se Ustan en la tabla M ,La instrueribn de borrar hace que el operando especificado se sustituya con 0. La instrucci6n complementar produce el complemento a 1 al invertir todos los bits del operando. Las instrucciones AND, OR y XOR
desactivar bits sebccionados
activar los bits'
seleccio~ados
producen las operaciones 16gicas correspondientes sobre los bits individuales de las operandos. Aunque realizan operacbonm hleanas, deben considerarse que las instmccianes ejecutan operacb~esde manipulaci6n de bits cudndo se usan en instrucciones de computadora, Existen tres operaciones de manipulacibn de bits posibles: un bit seleccionado puede borrarse a 0, activarbe en 1, o puede compJementarse. Por lo general, se aplican las tres instrucciones 16gicas para hacer &lo esa. La instrucci6n AND se utiliza para borrar un bit o un grupo seleccionado de bits de un operando. Para cualquier variable booleana x, las relaciones xbO = O y xbl = x dictan .que una variable binaria a la que se le haya aplicado un AND con un O produce un O; pero la variable no cambia de valor cuando se le aplica un AND con un 1. Par lo tanto, la instnieci6n AND puede utilizarse para b~rrarbits de un operando en forma selectiva al aplicar AND ai operando con o h operando que tiene O en las posiciones de bit que deben borrarse. La instruccibn AND t'ambign se llama máscara, porque enmascara o inserta O en una parte seleccionada de un operando. La instnicci6n 0 R se u tiliza para activar un bit o un grupo seleccionado de bits de un operando. Para cualquier variable booleana x, las relaciones x + 1 = 1 y x + O = x dictan queana variable binaría a la que se le aplica 0 R con un 1 produce un 1; p e w la variable no cambia cuando se le aplica OR eon un O. Por lo tanto, la htnidón O R puede utikarse para ackiva~ TABLA ü-ü h t n i c E i w 16giaii y de manipdaci6nde bits tipicas
Bomr Complementar Aplicar la funci6n AND Apliar la furici6n OR Aplicar la funci6n.ORexclusiva Desactivar -a Acti~,m a .-
Compkmentar a c a m Habiliwr intemi@&n IXd~ñG~itar i n e i 6 n
CLR COM
AND OR XOR CLRC SETC COMC
E1 DI
completar los bits s e ~ m d o i
biis de un operanrto en f o m dwtiva, al aplicar OR con otro operando con dígitcw 1 en las p d o n w de bits que deben activarse: m 1. De igual forma, la, btmccibn XOR se ut.iliza para complementar bits de un operando en f a m a &&va. .Bto se debe a Ia relaci6n hiena x @ 1 = x' y ;u Q 0: = x. Por b tanto, ma variable binaria se complementa mando se le aplica XOR cbn un 1, pero no cambia en vdlof cuando se le aplica XOR con un O. En la k c i b n 4 5 se muestran ejemplos numbrims de las tres operaciones lógicas. 1319 la tabla 8-8 se induym algunas otras-'~~l~trucciones de manipulaciijn de bits. Los MYs individual@ [como los de un acarreo) pueden borrarse, a c t i v m a complementarse eon las instruccioneis aprbpiadas, Otro ejemplo es un fip-ílop que controla la opción de inkrrupci6n y se habilita o deshaMita mediante instrüccioríes ,de manipulación de bits.
Instrucciones de corrimiento Las instrucciones para recorrer el contenido de un operando son muy ames y se ~fkecertcon frecuencia en diversas variaciones. t o s corrimientos son operaciones en las cuales los bits de una palabra se recorren a la izquierda o derecha. El bit que sé recorre al extremo de la palabra determina el tipo de corrimiento que utiliza. Las instrucciones de arrimiento pueden especificar conirnientos 16gicos, aritmdticos u operaciones de tipo rotatorio. En -lquier caso, el corrimiento puede ser a la derecha o a la izquierda. La tabla 8-9 lista cuatro tipos de instrucciones de corrimiento. El corrimiento lbgico inserta un O al de la posici6n final de bit, L.a posicidn final es el bit al extremo izquierdo para el corrimiento a la derecha y el bit al eximmo derecho para el coirimiento a la izquierda. Por lo general, loe c o ~ e n aritméticos b se apegan a hs reglas para los ntimeros de complemento a 2 can signo. Estas reglas se proporcionan en la d 6 n 4-6. La instrucci6n aritm6tica de corrimiento a Ia derecha debe preservar el bit de signo en la posicih al extremo izquierdo. E1 bit de signo se desplaza a la TABLA 8-9 L i s W o n e s de coerimiento tipicas Nombre
Nembnico
Corrimiento a la derecha lbgico SHR Corrirnieritoa la izquierda lbgico SHL Corrimiento a la derecha aritmktico SHRA Corrimiento a la izquierda ariim&tico SHLA Rotar'a la derecha ROR Rbtar a la izquierda ROL Rotar a la defecha mediante acarrea RORC Rotar a la izquierda mediante acarreo ROLC
c ~ m wó Conkol ~ del programa
289
derecha junto con el resto dd número, pero el bit de signo no cambia. Esta es una operación de combnhfo a la derecha en la que el bit final permanece igual. La instmcci6n de corrimiento aritmgtico a la izquierda inserta O en la posici6n final y es idéntica a la instrucción I6gica de corrimiento a la izquierda. Por esta r&n muchas computadoras no proporcionan una instrucción distinta de corrimiento aBtm&tico a la izquierda cuando ya está di&pom%iela inchccibn de coxrimiento lb@eo a la izquierda. Las instrucciones-de rotacibn producen un carrimiento circular. Los bit6 recorridos en un extremo de la palabra no se pierden en un desplazamiento ldgiao, pero se hacen circular hasta d otro extremo. La inslnicci6n de mtaci6n a través ,del .bit de acarreo trata al bit de acarreo como una extensidn del registro cuya palabra se está mtando. Por lo tanto, una instnicci6n de rotaci6n a la izquierda a Bav6s del acarreo transfiere e1 bit de acarreo a la posicidn de bit a la extrema derecha del registro, transfiere la posici6n de la extrema izqukrda al acarreo y, al mismo tiempo,recorre todo el registro a Ia izquierda. Algunas,computadoras tienen un formato de carapo múltiple para las instrucciones de corrimiento. Un campo contiene el código de operaci6n y los otros especifican el tipo de corrimiento y la cantidad de veces que se va a recorrer un operando. Un formato de código de instruccibn posible de una instnicdbn de desplazamiento puede incluir cinco campos de la manera siguiente:
nP
REG
TYPE
RL
COUNT
Aquí OP es el campo .dec6digo de operación; REG es una direccidn de Wtro que especifica la posici6n del operando; 'l"YPE es un campo de 2 bits que espeeifiea las cuatro diferentes tipos de corrimientos; LR es un campo de 1 bit que especifica un corrimiento a la denecha o a la izquierda y COUNT es un campo de k bits que especifica hasta 2k - 1 corrimientOs. Con tal
formato es posible especificar el tipo de corrimiento, la direccibn y la cantidad de corrimientos, toda en una sola instrucci6n.
8-7
Control del,programa
Las instrucciones siempre se almacenan en localidades de memoria sucesivas, Cuando se procesan en la CPU, las instrucciones se recuperan de localidades de memoria consecutivas y se ejecutan. Cada vez que se recupera una instruccibn de la memoria, el contador de programa se incrementa para que contenga la direcci6n de la siguiente instnicci6n en secuencia. Después de Ia ejecucibn de una instrucci6n de transferencia de datos o de manipulacibn de datos, el control retorna al ciclo de recuperaci6n con d contador de programa que contiene la dirección de la siguiente instrucción de m e n c i a . Por otra parte, un tipo de instrucci6n de contra1 de programa,
290
C
m -0
Unidad ~ e n t t ade i procesamiento
cuando se ejecuta, puede cambiar e1 valor de la ditemi511en el contador del progra~nay prov~arque se altere el flujo de control. En otras palabras, las instrucciones de contra1 de pmgraha ~pecificancondiciones para alterar eI contenido del contador de programa, mientrae que las instrucciones de transferencia y manipdaci6n de datos especifican condiciones para operacioneS de procesamiento de datos. El cambio en el valor del contador del . prograrria como resultado de la ejeucibn de una instruccibn de control de programa provoca m "ruptura"en la sezilentia de ejecuci6n de instrucciones. Esta es una caracte~isticaimportante en las computadoras digitales, porque proporciona un coritmol sobre el flujo de ejecueibn de un programa y h pmibitidad de transferir él control a diferentm segmentos de1 programa.. Algunas ~struccioriiasde control de programa típicas se listan en la tabla 8-10. Las instrucciones de transferir el coním1 y brincar se usan en forma intercambiable y representan Io misma, pero en ocasiones se utilizan para denotar modw de dmcianamiento diferentes. Por lo general, h transferencia del control es una instrucci6n de una direcci6n. Está escrita en lenguaje emmblador como BR ADR, donde ADR es un nombre simb6lico para la dirección, Cuando se ejecuta provoca una trmsferencia del valor de ADR m el contador de programa. Como d contador de programa contiene la dirección de la instrumidn que se va .a ejecutar, kt siguiente instnteci6n provendrai de la 1ocaIidad ADR. ias uistrucciones de transferencia del corrtrol y brincar pueden ser condicionales o incondicionales. Una instnicci6n de transferencia incondicional produce un brinco a la clkccici6n especificada sin ninguna mndicibn. La instnicci6n de transferencia condicional especifica una condición, tal como un brinco si es positivo o brinco si es cero. Si se cumple la condicidn, el contador de programa se e q a con la direeei6n de brinco y se toma la siguiente h s W i de e& dhxi6n. Si no se cumple la condici6n, el contador de programa no d i a y la siguiente instnicci6n se torna de la . siguiente localidad en secuencia. TABLA 8-10 Znshucciones de control de programa tipicas
Transferir Saltar omitir
Llamar
BR JMP SKP
CALL Retornar RET Comparar (mediante resta) Probar (al aplicar la funci6n AND) TST
La instnrcci6n de brinco no necesita un campo de direcci6n y por lo tanto es una b t r u c c i h de direccibn cero, Una instnrcci6n de brinco condicional brincara la siguiente instrucción si se cumple una condici6n. Esto se logra al incrementar el contador de programa durante la fase de ejecucibn, además de lo que se incrementa durante la fase de recuperación. Si la condicibn no se cumple, el control avanza a la siguiente instmccihn en secuencia, donde el programador inserta una instnicci6n de brinco incondicional. Por lo tanto, un par de instrucciones de brinco y transferench del control provocan un brinco si no se cumple la condicih, mientras una sola instnicci6n de brinco condicional produce una transferencia si se cumple la condicidn. Las instrucciones de llamada y regreso se utilizan junto con subrutinas. Su daempefío e imphntaci6n se analizan m6s adelante en esta secci6n, L2ia instrucciones de comparar y probar no cambian la secuencia del programa en forma directa. Están listadas en la tabla 8-10 par su aplicaci6n al estable cer condiciones para instrucciones de brinco condicional subsecuentes. Una instrucción de comparar ejecuta una resta entre dos operandos, pero no se conserva el resultado de la operaci6n. S i n embargo, se activan ciertos bits de condiciones de estado como resultado de la operacibn. De igual manera ia instrucci6n de probar ejecuta el AND Ibgico de dos operandos y actualiza ciertos bit5 de estado sin mantener el resu1tado ni cambiar los operandos. Los bits de estado de interks son el bit de acarreo, el bit de signo, una indicacibn de cero y una condición de sobreflujo. Primero se anabrA la generacidn de estoa bits de estado y después mmtramos cbmo se utilizan en instrucciones de brinco condicional.
Bits de condiciones de estado En ocasiones es conveniente complementar el circuito de la ALU en la CPU con un registro de estado en que puedan almacenarse los bits de condiciones de estado para un anelisis posterior. Lus bits de estado tambi6n se llaman bits de d i g o de condicidn a bits de bandera. La figura 8-8 muestra eI diagrama de bloque de una ALU de 8 bits con un registro de estado de 4 bits. Los cuatro bits de estado se representan mediante C, S, Z y V.'.Zns bits se activan o dsactivan como resultado de una operacidn ejecutada en la ALU. Z X3I bit C (acarreo) se activa en 1 si d acarreo final C, es 1. Se desactiva a O si el acarreo es O. 2. EI bit S (signo) se activa en 1 si el bit de orden m á s allo F, e~ 1, se desactiva en O si el bit es O, 3. El bit Z (cero)se activa en 1 si la salida de la ALU contiene dio ceroe. Se desactiva a O de cualquier otra manera. En otras palabras, Z = 1 si la salida es cero y Z = O si la d i d a es d i t e de cero. 4. El bit V (sabreflujo) se activa en 1 si la O R exclusiva de los dtimos dos acarreos es igual a 1 y de cualquier otra manera se desactiva a
1'8
,'8
I I
Ir
c7
ALU de 8 bits
cg 1i
F7-F0
AL F;
A
h r n p r o h r una salida O
11
11
,'8 lr
Salida F
Figuta m Bits de registro de estado.
O. Esta es la condición para un sobrefiujo cuando los números negativos están ,enmmplements a ,2 (véaw .la sección 33). Para la AUI de 8 bik, V = 1 d la. salida es mayor que 127 o menor que 228.
-
+
heden verificarse los bits de estado despues de una operación ALU para determinar *ciertasmlaciones que existen entre lm valores de A y B. Si R activa el bft P despues de h suma de dos números,ron signo, indica una m d i c i n de sobreflujo; Si Z se activa después de una operaci6n OR exclusiva, indica que A = B. Esto se debe a que x @ x = O, y la OR exclusiva de dos operandos iguales proporciona icn resultado de 5610 nilimeros 0, lo cual activa e3 bit 2. Puede verificarse un bit dnico en A para determinar si está ,enO o 1 al m a m a r todos los bits excepto el bit en cuestión y después d c a r el bit de estado 2. Por ejemplo, sea A = 101x1100, donde x es el bit que se va a comprobar-. La operaci'bn AND de A con B = OUOlOOOO @uce un resultado OOOxMH10. Si 2 = O, e~ aetiva el bit de estado 2, pero ei xx'=.1, se desactiva el bit 2 pue$ el resultada es diferente de cero. Puede gemrdrse la. optaci6n AND con la ~ ~ c c i 6TEST 1 i que se lista en la tabla 8-10,si debe mantenerse el corthido onginsI de A.
=&N
8 7 CmtRi1 del
programa
293
instrucciones de brinco condicional La tabla 8-11 proporciona tfna lista de las iIptrucciones de transferencia del control del. programa mas comunes. Cada nem6nico estA formulado con la letra B (por branch, salto) y una abreviatura del nombre de la coqdici6n. Cuando se usa el estado de condici6n opuesta, se inserta la letra N (no) para definir el estado 0. Por lo tanto BC es brincar en el,acarreo y BNC es brincar cuando no hay acarreo. Si la condicihn planteada es cierta, se transfiere el cmtrol del programa a la dirección especificada por la instrucci6n. Si no, el control continúa con la instnicci6n que sigue. Las instrucciones condicionais pueden a a ~ ~ i a r stambidn e con las instrucciones del tipo de control de programa brincar, interrumpe, llamar o retornar. El bit de estado cero se utiliza para probar si el resultado de una operaci6r en la ALU es igual a cero o no. El bit de acarreo se utiliza para comprobar si hay un acarreo de la posici6n de bit más significativa de la ALU. También se wa junto con las instrucciones de rotaci6n para verificar el bit más significativo recorrido de un registro dentro de la posici6n de TABLA 8-31 Instrucciones de tmnsfereneia de mn&iI,~ndicional -7
-m-'
ri **L
dw = m
Nemónico
BZ BNZ
BC rrk
BNC
BP BM BV BNV
eondicihde tmnsfqncia
Condición probada
Brincar si hay cero Brincar si nb hay -o Brincar si hay acarreb bimt si~nomhayacarreo B-sihayundgnomh Brincara hay irn signo menos Brincar si hay sobdujo , Brincarsi no hay sobrduio
2 - 1
Z=O C= 1 C=O S=O S=1 V= 1
V=O
-
Condiciones para comparar sin signo (A B) BHI Brincar si es mayor A> B BHE Brincar si es mayor o igual A 2 B BLO Brincar si' es'menor A
BGT BGE BLT
BLE BE BNE
brincar si es menor que U'rincarsi es menor O igual Brincar si es igual Brincarsi es Bifbmfe '
- B) A>B A 2 3
A
ejemplo num6tieo
acarreo. El bit de signo refleja d estado del bit más significativo de la salida de la ALU. S = O repmenta un sipo positivo y S = 1 un signo negativo. Por lo tanto, un brinco sobre más comprueba un bit de signo en O y un brinco sobre menos comprueba un bit de signo en 1. Sin embargo, debe recordarse que estas dos instrucciones de brinco condicional pueden utilizarse para verificar el valor del bit mbs significativo ya sea que rep-te un signo o no. El bit de sobreflujo se u t h junto con operaciones aritmbticas realizadas sobre números en rep-ntacibn de complemento a 2 con signo. Como se dijo antes, Ia instrucción de comparar ejecuta una resta de dos operandos, digamos sl - B. El resultado de la operaci6n no se transfiere a un registro destino, pero se afectan los bits de estado. El registro de estado proporciona información acerca de la magnitud relativa de A y B. Algunas computadoras proporcionan instrucciones de transferencia del control del programa condicionales que pueden aplicarse exactamente después de la ejecución de una instniccidn de comparar. Lsis condiciones especificas que se van a probar dependen de si los dos nilmeros A y B se van a considerar con signo o sin signo. La tabla 8-11 proporciona una lista de tales ins:mcciones de transferencia condicional. Nbtese que utilizamos las palabras d s alta y miis baja para denotar las relaciones entre nCimeros sin s i p y mayor y menor que para números con signo. ta magnitud relativa que se muestra bajo la columna de condición probada, en la tabla, parece igual para los números con signo y sin signo. Sin embarga, este no es el caso porque cada uno debe considerarse en forma separada, como se explica en el siguiente ejemplo n d r i c ~ , Consideremos una ALU de 8 bits, $amo se muestra en la figura 8-8.El número sin signo más grande que puede acomodarse en 8 bits es 255. El ranga de números con signo esU entre + 127 y - 128. La resta de d a nSimeros es igual, ya sea que no tengan signo o estén en 'epresentaci6n de complemento a 2 con signo (véase el capitulo 3). Sean A = 1111OOOO y B = 00010100, Para ejecutar A - 13, la ALU toma el complemento a 2 de B y lo suma a A.
La hstruccibn de comparar actualiza el bit de estado según se muestra. C = 1 porque hay un acarreo de Ia última etapa. S = 1 porque el bit a la extrema izquierda ea 1. V = O porque Im últimos dos acarreos son iguales a 1 y Z = O porque el resultado es diferente de O. Si consideramos números sin signo, el equivalente decimal de A es 240 y el de B es 20. ta resta en decimal es 240 - 20 = 220. Por lo tanto, el resultado bmrio 11O111OO S el equivalente del decimal 220. Entonces 240 > 20, tenemos que A > B y A f B. Estas dos relaciones tambih pueden derivarse de que el bit de estado C es igual a 1 y el bit Z es igual a O. Las instrucciones que producirsn una transferencia de control despubs de esta comparación
SEMWa7 Control del programa
295
BH6 (brincar si es mayor o igual) y BNE (brincar si es diferente}. Si consideramos números con sighq el equivalente de A es -16. Esto se debe a que el signo de A es negativo y 11110000 es e1 complemento a 2 de @M10000, e1 cual ea el equivalente decimal de + 16. El equivalente decimal de 3 es 20. ia resta en decimal es (-16) - (+20) = -36. El resultado binario 11011100 (el complemento a números de 8010010Q), es el equivalente del decimal -36. Como (-16) < (+20) terkmos que A B y A # B. Estas dos relaciones tambien pueden derivarse de que los bits de estado S = 1 (negativo), V = O (no hay sobreflujo) y Z = O (no hay cero). Las instrucciones que provocardn una transfereircia de control después de esta comparacibn son: BLT (brincar si es menor que), BLE @rimar si es menor o igual) y BNE (brincar si es diferente'}. Debe notarse que las instrucciones BNE y BNZ (brincar si no es cero) son identicas. De igual manera, Ias dos instrucciones BE (brincar si igual) y BZ (brincar si es cero) también son idénticas. Cada una estA repetida tres veces en la tabla 8-11 para hacerla mas cbra y completa. Con este ejemplo, resulta obvio que Ia magnitud relativa de dos núme ros sin signo puede determina= (despubs de una instrucci6n comparar) de los valore de bits de estado C y Z (vkase el problema 8-26). La magnitud relativa de dos nrimeros con signo puede determinarse de los valores de S, V y Z (véase d problema 8-27), Algunas computadoras consideran el bit C como un bit de préstamo después de una operaci6n de resta A - B. No ocurre un préstamo si A 2 B, pero debe prestarse un bit de la siguiente posicibn m á s significativa si A < B. La candici6n para un préstamo es el complemento del acarreo que se obtiene cuando se realiza la resta, al tomar el complemento a 2 de B. Por esta razún, un procesados que considera al bit C como un préstamo despuk de una resta, comphentar8 eI bit C después de sumar el complemento a 2 del sustraendo y denotar que este bit es un préstamo. son I3Hí (brincar si es mayor),
+
Llamada y retorno de subrutina Una subrutina es una secuencia completa de instrucciones que ejecuta una cierta tarea eomputacional. Durante la ejecucibn de un programa puede solicitarse que una subrutina ejecute su funcb5n muchas veces en diferentes puntos de1 mismo programa. Cada vez que se solicita una subrutina, se ejecuta un brinco o transferencia de control al comienzo de ia subrutina para comenzar a ejecutar su conjunto de instmcciones, Despu& de que se ha ejecutado h subrutina, se hace un brinco de retorno al programa principal. La instrucci6n que transfiere el control del programa a una subrutina se conoce con nombres diferentes. Los mis comunes son llamar subnifina, saltar a subrutina, tramfenr a submtina o tran$erir y guardar direccián. Una instrucci6n de llamado a subnitina consta de un d i g o de operaci6n junto con una dimibn que especifica el comienzo de la subrutina. Se ejecuta la
296
C
A
F -0 ~
Unidad central de procesamiento
jnstrucei6n al reaiizar dos operaciones: 1) se almacena la direccibn de la siguiente instrucci6n disponible en el contador de programa (la dirección de retorno en una posicibn temporai, para que la subrutina sepa a d6nde retomar y 2) se transfiere el contcol al comienzo de la subrutina. La última instrucci6n de cada subrutina, por lo general liamada ret~rnode la subrutina, transfiere la direccibn de,retorno de la posici6n temporal dentro del contador
de programa. Esto da como resultado usa transferencia del control del programa a la instrucci6n cuya direca6n se almacenaba originalmente en la pmici6n temporal. Diversas computadoras utilizan una posici6n temporal diferente para almacenar la direcci6n de retorno. Algunas k almacenan en la primera posici6n de memoria de subrutina, otras en una posicidn fija en la memoria, algunas mas en un registro de procesador y otras en una pila de memoria. La manera mis eficiente es almacenar la direcci6n de retorno en una pila de memoria. La ventaja de utilizar una pila;para la dimcidn de retorno es que cuando se solicitan subrutinas sucesivas, las direcciones de retorno secuencides pueden salvarse ¿&m de la pira. E1 retorno de la instrucción de subrutina lee (pop) la pi,h y el contenido de su parte superior se transfiere al contador de programa. De esta manera, el torno es siempre al programa que solicitd la última vez una subrutina. Una llamada de subrutina se implanta con ias siguientes microoperaciones: Decrementar apuntador de pila Salvar el contenido de PC sobre la pila Transferir contrw>1 a subnitina
Si se solicita otra subrutina mediante la actual, la nueva direccidn de retorno se salva dentro de la pila, y así sucesivamente. La instrucción que hace retornar de la dltima subrutina se realiza mediante las microoperaciones:
PC t M I S P ] SP +SP + >1
Recuperar la pila y transferir a
PC
incrementar apuntador de pila
A¡ utilizar una pila de subrutina, Ia circuiteria almacena en forma autodtica todas hs direcciones de retorno en una unidad. El programador no tiene que preocuparse o recordar d6nde sa dmacen6 ia direccibn de rctorno. Una subrutina remrsim es una subrutina que se solicita a sí misma. Si 9610 se utiliza un registro o localidad de memoria para almacenar la dición de retorno y la subrutina recumiva se solicita a si misma, destruye la
SBCCION 87
Control del programa
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b c i 6 n de ,retorno anterior. Esto no es deseable porque se destruye XOCmaci6n vital. Este problema puede resolverse si se emplean diferentes localidades de almacenamiento para cada utilizadhn de subnitina mientras otra utilización de nivel más ligero estd activa todavía. Cuando se utiliza una pila, cada ckcci6n de retorno puede saIvarse dentro de la pila sin destruir ningún valor previo. Esto resuelve eI problema de la subrutina reamiva porque Ja siguiente subrutina que sale es siempre la utima subrutina que se wlicit6.
Interrupción>d d programa El concepto de interrupeibn de programa se utiliza para manqar diverproblemas que surgen de la secuencia de programa narmaL La internipcibn de p m g r m se refiere a la transferencia del control de programa de un programa que com en cierto momento a otro programa de servicio, como resultado de una soücitud generada en forma externa o interna. El control retorna aI programa original después de que se ejecuta el programa de servicio. I11 prodimiento de interrupcibn es, en principio, muy similar a una solicitud de subrutina, excepto por tres diferencias: 1) por lo general la interrupción se inicia mediante una sefial externa o interna más que por la ejecuci6n de una instrucción (excepto para una intempci6n de programa, como se explica mAs adelante); 2) Is d k c i 6 n dd programa de servicio de interrupcibn la determina la c i r c u i k í a y no el campa de dirección de una instrucci6n; y 3) un procedimiento de intempci6n por 10 general almacena toda la itúormaci6n necesaria pasa definir el estado de h CPU en lugar de sólo almacenar el contador de programa. Estos tres conceptos de p m d i miento se detallan en seguida. &@S de que se ha interrumpido un.programa y se ha ejecutado la mtina de servicia, la CPW retorna al mismo estado exada que tenia cuando ocumb la intempcián. S6io de esta manera el progrma interrumpido podrh reanudar exactamente como si nada hubiera ocurrido. El estado de la CPü al final del ciclo de ejecucih (cwndo se reconme la intermpcibn) está determinado por: '
1, E1 contenido de1 contador del programa. 2. El contenido de todos 1- regi&os del procesador. 3. El c o n W u .de ciertas condiciones de estado. p a i i i k de estado & programa
Ei conjunto de todas las condiciones de bit de estado en la CPU se denomina en ocasiones una palaha die estado de p r o p m o PSW (PVogram sfafus md).T;a PSW se almacena en un registro de hardware separado y contiene la informaci6n de estado que caracteriza a b CPU. Normalmenter inrIuye los bits de estado de la última operacibn de la ALU y especiEica las interrupciones que han permitido ucurran y si la CPU está operando en
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CAPfiULo -0
modo srrpemlsor
Unidad central de prmesamiento
un modo supervisor o de usuario. Muchas computadaras tienen un sistema operativo residente que controla y supervisa todos los otros programas en la computadora. Cuando la CPU ejecuta un programa que es parte del sistema operativo, se dice que estA en modo de supervisor o de sistema. Ciertas instrucciones tienen privilegios y d o pueden ejecutarse en este modo, Por lo general la CPU está en el modo usuario cuando ejecuta programas de usuario. El modo en el cual esta operando la CPU en cualquier momento dado lo d e t e k ~ a nlos bits de estado especiales en la PSW. Algunas computadoras &lo almacenan el contador de programa cuando responden a una intempci6n. El programa de servicio debe entonces incluir instrucciones para almacenar el contenido de estado y registro antes de que se utilicen estos recursos. S610 unas cuantas computadoras aImacenan el contador de programa y todo el contenido de lw registros y del registro de estado en respuesta a una interrupcih. La mayoh de las computadoras d i o almaeI contador de programa y la FSW.Bn algunos casos, existen dos conjuntos de registros de procesador dentro de la computadora, &o para cada modo CmT. De esta manera, cuando el programa cambia del modo usuario al supervisor (o viceversa) en respuesta a una intempcibn, no es necesario almacenar el contenido de los registros de procesador porque cada modo utiliza su propio conjunto de registros. E1 p d h i e n t o de hardware para prwesar una interrupci6n es muy similar a la ejecucibn de una instruccih de solicitud de subrutina. E1 estado de la CPU se salva a una pila de memoria y la direccibn inicial de la rutina de servicio se transfiere a1 contador de programa. La direccidn inicial de la rutina de servicio la determina h circuiteria en lugar de un campo de dire&dn de una instnicci6n. Algunas computadoras asignan una localidad de memoria en donde se transfieren siempre las interrupciones. La rutina de m i c i o debe determinar despuk qué he lo que produjo la interrupci6n y proceder a darle servicio. Algunas computadoras asignan una localidad de memoria para cada intempcibn posible. En ocasiones, la interrupcidn de hardware proporciona su propia dirección, la cual dirige a la CPU a la rutina de servicio deseada. En cualquier caso, la CPU debe poseer alguna forma de prodimiento de hardware para seleccionar una direccibn de transferencia del control para dar servicio a la interrupci6n. La B U no responde a una interrupcibn hasta el final de una ejecución de instruccibn. Justo anbes de pasar a la siguiente fase de recuperacidn, el control comprueba cualquier señal de interrupción. Si &á @ente una, el control va a un ciclo de interrupción de hardware. Durante a t e ciclo el contenido de PC y PSW se salva dentro de la pila. Después se carga la direcci6n de transferencia para la intempibn particular al PC y se carga una nueva PSW dentro del registro de estado. El programa de servicio puede ejecutarse ahora, comenzando de la direccibn de transferencia y con un d a CPU 10 especifica la nueva PSW. La 6 1 t h inshucci6n en el programa de servicio es wia instnrcci6n de retomo de interrupcibtt. Cuando se ejecuta esta instrucción, se hace leer la
S E C Q8 ~7
Control del p-ma
2.99
pila para recuperar fa FSW anterior y la d h a i 6 n de retorno. La PSW se transfiere al registro de estado y la direcci6n de retorno a1 contador de programa, Por lo hnto, se restablece el estado de la CPU y el programa original puede continuar su ejecución.
Tipos de interrupciones
Existen tres tipos principales de intermpcionea que producen una detenci6n en la ejecucibn normal de un programa. Se clasifican de la manera siguiente:
1. Intenvpciones extemas 2 Intempciones internas 3. Interrupciones de programa
intpr*rrpc#ri rle Programa
Las interrupcion& extemas provienen de dispositivos de entrada y salida @/S), de un dispositivo de temporizacibn, de un circuito que monitorea la fuente de alrmentacibn o de cualquier otra fuente externa. Algunos ejemplos de lo que produce interrupciones externas son dispositivos de E/S que solicitan transferencia de datos, dispositivos de E/S que tenninan transferencia de datos, tiempo transcurrido de un evento o una faUa de energía. Puede ocurrir una intemipcibn por tiempo transcurrido de un programa que esté en un ciclo que no termina y que, por lo tanto, excede su tiempo asignado. Una kkmpci6n por falla de energía puede tener como su rutina de servicio a un programa que transfiere el estado completo de la CPU a una memoria no wolbtil en los pocos segundos anteriores a una falla de energía. Las interrupciones internas surgen debida a la utiüzaci6n ilegal o errónea de una instrucci6n o datos. Las interrupciones internas también se llaman trampas, Algunos ejemplos de las interrupciones provocadas por condiciones de error htemas son los sobreflujos de registro, intentar dividir entre cero, un d i g a de operaci6n no vdlido, desbordamiento de pila, y violaeihn de la protecci6n, Por lo general, estas condiciones de error ocurren como resultado de una terminaci6n prematura de h ejecuci6n de una Xnstrucci6n. El programa de seruicio que procesa la interrupción interna determina la medida correctiva que se debe tomar. La diferencia entre las interrupciones interna y externa es que la interna se inicia por alguna andici6n excepcional causada por el programa mismo, más bien que por un evento externo, Las interrupciones internas son sincrocon el programa en tanto que las externas no la son. Si el programa se vuelve a ejsnihr, las interrupciones internas o e h á n en el mismo lumr cada vez. Las interrupciones externas dependen de condiciones inde pendientes al programa que se ejecuta en w e momento. Las interrupciones internas y externas se inician a partir de &ales que ocen Ia circuitería de la CIiU. Una interrupcibn de p'ograrna se inicia al ejecutar una instruccibn. La interrupcidn de programa es una insmccibn de solicitud espcial que se comporta como una interrupción más que como
300
GMT!iL@O M O
Unidad emht de procesamienb
una solicitud de subtutina, El programador puede utilizarla para iniciar un pmcedimimto de inkmpdón en cualquier pimto que se desee del programa. El 'usomAs coniún de la intempkibn de programa se asocia con una instrucci6n de llamada de supemisor. Esfa ínstnicción proporciona medios para cambiar el modo de usuario de C W al modo supervisor. S610 ciertas operaciones pueden asignarse al modo supervisor en la computadora, par ejemplo, un procedimiento de transferencia de entrada o salida complejo. Un programa escrito por un usuario debe correr m el modo usuario. Cuando se necesita una transferencia de entrada o salida, se solicita el modo supervisor mediante una instrucción de solicitud de supkrvisor. Esta instnicci6n pmduce una interrupci6n de programa que almacena el estado anterior de ia CPU y trae una nueva PSW que pertenece al mcdo supervisor. El programa que solicita debe pasar la info~maci6nai sistema operativo con el fin de especificar Ia tarea particular solicitada.
8-8
Computadora de conjunto de ins-tmcciones reducido (IRXSC)
Un aspecto importante de la arquiktura de computadoras es el diseño de conjunto de iñctrucciones para el pmc-dor. Ei conjunto de instrucciones elegido para¡ una computadora particular determina la manera en que se construyen los programas de lenguaje de máquina. Las primeras computa-
asc m
Rlsc
doras tenían conjuntos de htruccions pequeños y simples, forzados sobre todo por la neresldad de minimizar la circuikría utiliiada para implantarlos. Conforme la ckuiterk digital se hizo mas barata con la aparici6n de los circuitos Integrados, las instns.cciones de computadora tendieron a aumentar, tanto >mcantidad como en complejidad. Muchas mmputadbras tienen conjuntos de instrucciones que incluyen más de 100 y, en ocasiones, miis de 200 instrucciones. tas computadoras tambih emplean diversos tipos de datos y una gran cantidad de modos de direccionamíentrr. La tendencia hacia la complejidad de la circuikría de computadora la produjeron varios factores, como el mejoramiento de los modelos existente para proporcionar m8s aplicaciones al cliente, la adición de instrucdanes que facilitaban la traducci6n de programas en lenguaje de alto nivel a programas de lenguaje de m6qirina y la baqueda para desamollar maquinas que-trasladaranfunciones de implantaciones de,programa a implantacionec de hardware. Una computadora con una gran cantidad de instnieciones se cIasifíca como una computadora coa miunto de imtrucciontos m p l e i p , CISC (complex instructian set amputer). Al principio de los aiim mhenfa, muchos disefiadores de computadora recomendaron que las máquiiias utilizaran menos instrucciones con f6rmulas sencillas para que,pudieran ejecutarse cbn mucha mayor rapidez dentro de la CPU, sin tener que utilizar la memoria con tanta frecuencia. Este ttpo de computadoras se clasifica como mrnpufaiIoms de conjunto de instrumiones
SECU~NM
Computadora de conjunto Be instrucciones reducido
3M
reducido, RTSC (reduced btniction set mmpukr). En esta d 6 n pmentamos las principales características de Ias arquitecturas CISC y RISC y despu6s d conjunto de instrucciones y el formato de instrucciones de un pmcesador. Características CISC Ei dkiio de un conjunto de instrucciones para una computadora debe considerar no 6610 f6rmulas de lenguaje de mAquina, sino también Iw requerimientos internos en ia utiIizaei6n de lenguaje de programación de alto nivel. La traducción de programas de alto nive].a programas de lenguaje de máquina se realiza mediante un progama compilador. Una razón para la tendencia a proporcionar conjuntos de instrucciones complejos es el deseo de simplificar la compikcibn y mqorar el desempefio general de la computadora. La tarea de un compilador es generar una secuencia de instrucciones de máquina para cada enunciado de lenguaje de alto nivel. La tarea se simplifica si existen - instrucciones de mAquha que integren los enunciados en forma directa. El propósito esencial de una arquitectura USC es intentar proporcionar una única instmi6n de máquina para cada enunciado que estC emita en un Iwiguaje de alto nivel. Algunos ejemplos de las arquitecturas CISC son la computadora VAX de Digital Eqtaipment Carporatian y Ia IBM 370. Otra caracteristica de la arquitectura ClSC es la incorporaci6n de formato~de instrucciones de tamafio variable. Las instrucciones que necesitan
operandos de registro pueden tener dio dos bytes de longitud, pero las instrucciones que necesitan direcciones de memoria pueden .necesitar cinco bytes para incluir todo el c6digo de la instrucci6n. Si la computadora tiene palabras de 32 bits (cuatro bytes), la primera instmccibn mupa la mitad de una palabra, en tanto la segunda instnicci6n necesita una palabra m8s un byte en la siguiente. Para guardar formatos de instrucciones variables en una palabra de memoria de longitud fija se necesitan circuitos qeciales de demdificaci6n que cuenten 10s bytes dentro de Ia palabra y separen las instrucciones de acuerdo con la longitud de sus bytes. Las instrucciones en un procesador CISC típico proporcionan Ia manipulación directa de los operandos que residen en la memoria. Por ejemplo, una tistrucci6n ADD puede especificar un operando en la memoria mediante un direccionamiento de hd'ice y un segundo operando en ia memoria por medio de un direccionamiento directo. Puede incluirse en la instruccibn otra localidad de memoria para almacenar la suma. Esto requiere tres referencias de memoria durante la ejecucibn de la hstruccibn. Aunque los procesadores CISC tienen instrucciones que sólo utilizan registros de procesador, la dispe nibilidad de otros modos de operaciones tiende a simplificar la compilacidn de lenguajes de aIto nivel. Sin embargo, conforme se incorporan m8s instnicciones y modos de direccionamiento en una computadora, se necesita m á s circuiterh lógica para implantarlos y soportarlos, y esto puede producir que los cálculos se hagan lentos. En resumen, las principales caracteristicas de la arquitectura CISC son:
--
' .
.-1' 302:
cMrWL.0 mQ Unidad central de p-to
1, Una gran cantidad de in~tFucciones,por lo p e r a l de 100 a 250. especializadas y que no se 2. Aigmas .Instrhccion& qué ejecu,en' usen con frecumda. 3. Una gran cantidad de m d o s de didonamiento, por lo general de 5 a 20 modos diferentes. Formatos de instruccione8 .deexhsi6n vafiablb. 5. hbtnicciones que mariipiilm operandos en la aemaria. CwacterfsticasRISC El concepto de la arquitectura RISC signifita un intento para reducir el tiempo de ejecucidn aI simplificar el conjunto de insttucciones de la computadora. principales características de un proresador RlSC son:
1. Relativamente pocas insthiecion&. 2. Relativam&Q p o s modos de direccionamiento.' 3. El acceso a memoria limitado a instrucciones de carga y alrnacenamiento. 4. Todas las .operaciones realizadas dentro de 1- regisde la CPU. 5. Formatol de instrucriones decodificados ion facilidad, de longitud
fija, 6. Ejecudbn del ciclo de instruccidn Única. 7. Control pot circuiteria en lugar de rnicroprogramado.
El pequdo conjunto de instruccionec de un procesador RTSC tipico consiste principalmente en operaciones registro a registro, y &lo tiene las operaciones cargar y almacenar para accesar la memoria. Cada operando se introduce al pmesador con una instrucci6n cargar. Todos los cálculos se bcen entre los datos almacenados en los registros del prticesador. Los resultados se transfieren a la memoria mediante instrucciones almacenar. Esta caracterbtica de arquit-tura simplifica ef conjunto de instrucciones y estimula la optimizacki de la manipulaci6n de qistros. Se usan unos cuantos modos de direccionamiento porque casi iodas las inshcciones tienen registros de direccionaM'1ento simple. Pueden incluirse otros modos de direecionamiento, como los operandos inmediatos y el modo relativo. A1 usar un formato de instrucciones simple, la longitud de las instrucciones puede Fijarse y alinearse en palabras contiguas. Un aspecto importante del formato de instniccidn RTSC es que resulta fzicii de derodificar. Por b tanto, el control puede accesar simultáneamente el código de operaci6n y los campos de registro del c6digo de Ia htrucci6n. A l simpiificar las instrucciones y su f k a t o , tambsn puede hacerse m á s sencilla la 16gica de control. Para operaciones m63 rápidas, es preferhle un control de circuiterfa sobre uno rnicroprogramado. En el capitulo 5 se presenta un ejemplo de contmI de circuíkda, junto con la unidad de control de la computadora Msica. En el capítulo 7 se presentan ejemplos de control rnicroprogramado.
M
Computadora de-oonjunb de instrucci-
reddo
m m3
Una característica de loa p r d m s es su capacidad para e j e cuhf una Uisku&ión por ciclo ,de relaj. Esto se l a p al hacer simuitheamente las fases, de mpera&n, d ~ c a c i ó n y ejecucibn de dos o tres instni+na, u d un proredhhb denominado paralelismo. Una instrwci6.n cargar o almacenar puede requerir dos ciclos de reloj porque el acceso a memoria toma d a tiempo que las operaciones de registro. En acasimw se (atribuyen'a RISC un paraielisma eficiente y otras cuantas características, aunque tambib pueden existir en arquitecturas no RISC. Otras caracteristicas que se le atribuyen a la arquitectura RJSC son:
1. Una .cantidad de,registros en el w d m relativamente grande. 2. Uso de m a s de re@kcm traslapados para acelerar la h a d a y retorno de p r o c ~ ~ , 3. Paralelismo de indrucriones eficiente. 4. Soporte de compilador para &aducción &&te de programas de lenguaje de alto .nivel a programas de lenguaje de máquina.
gsr
3 s a h r M n de I k u
& comimte'kner una gran cantidad de registros para almacenar los resultados intermedios y para optimizar las referencias de operandos. Za ventaja del a l m a ~ t en o registros, a diferencia del almacenamiento en memoria, es que los registras pueden transferir irzfomau6n a otros registros mucho más rhpido que la transferencia de idoqaci6n hacia y desde la memoria. Por esa razbn, se pueden minimizar lae operaciones al conservar en registros los operandos a los que se a d e con mayor frecuencia. tos d u & s que muestran un mdinúenta mejorado pa& la arquitectura RISC no esbblecm la diferencia entre los e W .del conjunto reducido de instruceianes y hs e f m de un archivo de regi~trosgrande. Debido a eso, a veces se a d n c m procesadores RMC una gran cantidad de registros en la unidad de pmcsadenta, En. la siguiente mxi6n se explica el uso de ventanas de regisbs trsisiapadoe cuando se transfiere el control de programas después de una solicitud de prrpcedimhto, El.c~nductode instrucciones en BXCC se p-ta en la secci6n 9-5, dkspués de que se expIica el concepto de conducaOn y saturaci611de línea.
Ventanas de regktros traslapados En
lenguajes de pgramacihn de db nivel o m m n con frecuencia llamadas y stomos de aprwdhientos.Cuando se traduce a lenguaje de , miiquina, una llamada de prwedimimtq produce una secuencia de instruccbnes que @dan valo- de regis-, pasan pdmetros que necesita el pmcedimiesito y, dvpu&s,solicitan w subcwtina que ejecute el cuerpo del procedmto, Después de un retomo Be procedimiento, el. programa restablece 1 9 valo- de registco anteriores, trasmite lm resultados al pmgrama solicitante y, retorna de Ia subrutina. Guardar y restablecer registros, y pasar pardmehm y rwultados son operacior~aque con~umentiempo. Algunas
304
-O
Unidad centra1 de proceSamienia
computadoras proporcionan bancos de xegistros múltiples y a cada pmcedimiato se le asigna su propio banco de registros. Esto elimina la necesidad de guardar y restablecer las valom de los registros. Algunas computadoras utilizan la pila de memoria para almacenar los parámetros que necesita el procedimientoi pexa esto requiere un acceso a memoria cada vez que se accesa la pila. Una caractefstica de algunos proeesadores E U X es que utilizan uentanas de rqistrus traslapados para ofrecer el paso de parametros y evitar la necesidad de guardar y restablecer valores de registros. Cada solicitud de procedimiento prcduce la asignacibn de una nueva ventana, que consiste en un conjunto de registros del archivo de registrohlpara que la use el nuevo procediiento. Cada solicitud de procedimiento activa una nueva ventana de registros al incrementar un apuntador, mientras que el enunciado de retorno decrementa el apuntador y produce la activaci6n de Ia ventana anterior, Las ventanas para procedimientos adyacentes tienen registros traslapados que comparten para proporcionar el paso de parámetros y resultados. B concepto de wntanas con registros traslapados se ilustra en la figuxa 89. El sistema tiene un total de 64 registros, Los registros del RO a1 R9 son registros globales que contienen parsmetros que comparten todos b s procedimientos. Los otros 64 registros se dividen en cuatro ventanas para alojar bs procedimientos A, B, C y D. Cada ventana de registros consta de 10 registras locales y dos conjuntos de seis registros comunes a las ventanas adyacentes. Los registros locales se utiliian para las variables locales. Los registros comunes se utilizan para el intercambio de parsmetros y resultados entre procedimientos adyacentes. Los regístros traslapados comunes permiten que se pasen parámetros y el movimiento real de datos. En cualquier momento dado, A10 está activa una ventana de registro con un apuntador que la seiiala como activa. Cada solicitud de procedimiento activa una nueva ventana de re@stras al incmentar el apuntador. Los registros altos del procedimiento llamado se sobreponen a los registros bajos del procedimiento llamado, y por lo tanto, las parhmetros se transfieren en forma automdtica del procedimiento que Uama al llamado. Como ejemplo, supongamos que el procedimiento A solicita el procedimiento B. Los registros de1 $26 al R31 son comunes a los dos procedimientos y, por lo tanta, el procedimiento A almacena los parAmetros para el procedimientb 3 en estos registros. El procedimiento B utiliza los registros lmales del R32 al R41 para el almacenamiento de variables locales. Si el procedimiento B solicita el procedimiento C, pasará los paraimetros por medio de los registros del R42 al R47. Cuando el procedimiento B está listo para retornar al 'final su computaci611,el programa almacena los resultados de estos dlculos en los registros del R26 al R31 y transfiere de vuelta la ventana de registros al pmcediiiento A. Mwkse que los registros R10 al R15 son comunes a Ios procedimientos A y D,por lo que las cuatro ventanas tienen una organización circular en donde A es adyacente a D.
s!xcI6w M Computadora de conjunto dehslauceiimes rdhcido (m)
3fl5
306
cAetrrno -0
Unidad aentral de p-miento
Como se mencion6 antes, los 10 registros globales RO al R9 están disponibles para todos los procedimientos. Cada procedimiento en h fqpra 8 9 tiene disponible un total de 32 registros mientras ehtá activo. Esto inelup 10 registros globales, 10 registros locales, seis registros bajos traslapados y seis registros altos traslapados, Con posibles otros esquemas de ventanas de registros de tamaño fijo y cada una puede variar en el hmafio de la ventana de registro y en el tamafio de todo el archivo de registros. En general, la organizaci6n de las ventanas de registros tendrii las siguientes relaciones: Cantidad de registros globales = G Cantidad de registros locales en cada ventana = L Cantidad de registros comunes a las dos ventanas = C Cantidad de ventanas = W
La cantidad de registros disponibla para cada ventaaa se calcula de la manera sipuienk.
La cantidad total de registros necesarios en el p-ador:
En el ejemplo de la figura 8-9 h e m a s que G = 10,L = 10, C = 6, y W = 4. El tamaño de la v e n t a es 10 + 12 + 10 = 32 registros, y el archivo de registros consta de (10 + 6) X 4 + 10 = 74 registros. RlSC 1 de Berkeley Uno de los pmq proyectos que pretendi6 mostrar las ventajas de la arquitectura ñiSC se mostr6 en la Universidad de California, Berkeley. La XüSC 1 de Berkeley es una CPU de circuitos integrados de 32 bits. Soporta direccion- de 32 bits y,datos de 8, 16 y 32 bits. Tiene un formato de instrucci6n de 32 bits y un total de 31 instrucciones. Existen tres modos de diredonamiento Wm. Direeeionamiento de registros, operando inmediato, y direccionamiento relativo al PC para instrudones de transferencia o brinco. Tiene un archivo de registros de 138 registros ~ J Jun arreglo de 10 registras globales y 8 ventanas de 32 registros cada una. Los 32 q i s t r o s en cada ventana tienen una otganizaci6n similsir a la que se muestra en k figura 8-9. Como s61o se accesa un conjunto de 32 registros en una ventana en cualquier momento dado, el formato de instruccibn puede especificar un registro de pracaador con un campo de registros de 5 bits. La figura 8-10 mue8tta los formatos de instrucciones de 32 bits utilizados para instnrcciones de n@stro a e s t r o y de acceso a memoria. Siete de
&g
computado^ de
Caigode opr-
Rd
8
5
307
c c u i j ~ t ode k t n i c c i s n e ~ reducido
I
Sin usar
5
8
1
S2
5
a) Mado de regislro: (S2especifím un registro)
24 23
31
8
14 13 12.
19 18
5
5
1
13
b) Modo dc Wtro inmediato: (SZmpeclfica un opmndo)
8
19
5 c) Modo relativa a PC:
Figura 8-10 Fomata de Instruccionesde la REC 1de Berkeiey.
S
los bi en el cWgo de operacidn especifican una opsrari6n y eI ocbvo indica si se a c t u a i í í los bits de estado despuk de una oyeración ALU. Para instrucciones de registro a registro, el campo Rd de S bits selecciona uno de los 32 registros como destino para el resultada de la operacibn. La operación se ejecuta con los datos eapedicados en los c a * p Rs y S2. Rs es uno de los r eg s i w fuente.'Si el bit 13 de la instrudbn es O, los 5 bits de orden menor de S2 especifican otro registro fuente. Si el bit 13 de la instzucci6n es 1, S2 especifica uoa constank de 13 bits de signo extendido. Par lo tanto, la instnicci6n tiene un formato de tres direcciones, pero la segunda fuente puede ser un registro o un operando inmediato. Las instrucc W de acceso a memoria utiliza Rs para especificar una direcci6n be 32 bits ea un registra y S2 para especificar un deplazamiento. El registro RO m n t h a &lo n h e r 0 ~O, por lo que puede utilizarse en cualquig campo para especificar una cantidad de cero. El tercer formato de instntcci6n tombím Ios tres i I i l h ~farnpos para fo-1: una direcci6n relativa de diecinueve bits Y y se il(sa sobg todo con las instrucciones brincar y llamar. El carhpo COND sustituye el campo Rd para instrueclones de brinco y se u t i l i para especifiieari yna de '16 condiciones de brinco posibles. Las 31 instrucciuqes de la RICC 1 se listan en la 'tabla 812. Se han agrupado en tres categorhs. Las instnrcciones de d p u l a c i 6 n de datos ejecutan operaciones arítrndticas, 16gicas y de corrimiento. Lns simbolos bajo las columnas del código de operaci6n y operando se utilizan cuando se d-
308
GMIIJW -O
.
Wdad m a l de
TABLA 6-12 Conjunto de inrtruccionesde la RISC I de BPrkeley
-digo
de ,~pwacifinOperanda
Tnmf~erenciade pgistrw
hsimcciones de nranipulacibn de datos
ADD ADDC SUB
Sima d c enteros
M*Rs + S2
&,S2,Rd
RS,SS,R~ . ~d t Rs,SZ,Rd Rs,S2,Kd
~
+ s2 r + ~ c a r n ? a Silmar con acarreo
RdtRs-S2 Rd +RF - S2 Acarrco Rs,S2,Rd R d t S 2 - R s Rd S2 lb - Acarrco Rs,S2,Rd Rd +RE r\ S2 AND Rs,S2,Rd Rd +Rs V S2 OR Rs,S2,Rd Rd tRr El3 S2 XOR Rs,SZ,Rd SLL Rs,S2,Rd Rd +lZF acarrear a S2 Ad c m a c a m r a 5 2 SRL ñs,S2,Rd SRA Rs,M,Rcl Rd +&:acarrear a $2 Instniccion~de transferencia de dalos LDL (Rs)M,Rd Rd*M[& S21 LDSU (Rs)BZ,Rd Rd + M [ h + S21 WSS (RskS2,Rd . Rd +M[& + S21 LDBU (Rs)M,Rd Rd +M[& + S21 LDBS (Rs)S2,Rd Rd + M [Rs S21
SUBC SUBR SUBCR
-
-
-
+
LDHI
m Sr3
STB GETPSW PU'T'Ps~
+
Rd,Y R&,[Rs)SZ w;(Jb)S2 Rd,(R$S2 Rd
RdtY
M
PSWtRd
M[& M[&
+ s2.1-Rd -t. a] +Rd
M[lb1+S2]+Rd Rd +PSW
Inshcciones de ccrntrol d e . p m p q CONI), PCi-RP
m
W R CALL
. .
m) Cm,Y Rd,ws)
C-AZLR
Rd,Y
m
32d,s2
CALLINT
Rd
RErn
Rd,S2
GTLPC
~d
'
+ S2
PC+Pc+Y Rd +Pi2 PC'+& + S2 CWP+CWP - 1 Rd PC
+
-
CWp-CWP+l
%;CCmP
+
Resta de MIRestar mn a c ñ m Restar i n v c ~ o Rcsiar mn acarreo Aplicar la luncidn AND Aplicar la funcibn OR Aplicar la funcibn OR excliisiva Corrimiento a la izquierda Corrimiento a la derecha Ibgico Corrimiento a la derecha aritmékico
Carga larga Carga corta sin signo Carga corta con signa Carga by te sin signo Carga byte con signo
Carga alto inmediato Almacenar largo Almacenar corto Almacenar byte Cargar palabra de estada Inicializar ,palabra de estado
Brinco condicional
P C t P C IT CWPt-Cwp 1 K + R d +S2
1
Dcwripcibn
-1
Brinco relativo llamar a subnifina y cambiár verrtana Llamar a relativa y c3;fmbiar ventana Retomar p cambiar ventana
Deshabilitar interrupciones
pC tRd S2 CWp+m+ 1
Habilitar inkrrupclonm
R&+E
Obtener el fdtimo PC
SECCI~N w Computadora de conjunto de instrucciones reducido (RXSC)
--.
h
309
tren proprnas de lenguaje ensamblador. Las columnas de transferencia de mgktmis y descripcibn explican la instrucci6h en notación de transferencia de wgMm y m palabras. N6we que t d a s las instrucciones tienen tres operandos. La s8gunda fuente $2 p u d e ser un registro o un operando inmediata, representado mediante d -signo #. Por ejemplo, consideremm la instncdh ADD y c6mo pude ut%zarwparaejecutar divemas operacionec.
T-@ M
A.PD R22 r.R21i, R23 ADD R2.2,XliSO'i 8 2 3
R 2 3 +A22 R Z 3 +RZZ
+ R21i + L50
ADDROiR21irR22 ADDRC1,#15Q,R.?2
R22+R21 R22-150 R22tR22
(Mover) Cargainmediata f 1 incrementar
ADDRZZt#litR22
Y:-
Al usar el registro RO,>el cual siempre contiene números O, es posible transferir el contenido de un registro o de una constante dentm de otro registro. La operacibn incrementar se tealiza al sumar una constante 1 a un regi~tro. L s instrudiodes de &ansfetencia de datos constan de seis instrucciones de carJa, tres instrucciones de almacenamiento y dos instrucciones que transfieren la palabra de estado del programa EW.El registro que contiene la PSW contiene el estad^ de la CPU e incluye el contador de programa, los bits de estado de la ALU, apuntadores usados junto con las ventanas de registro y otra información que detemina el estado de la C m . Las btruccion,es de cargar y almacenar mueven los datos entre un F9 vgistro y una memoia. Las inst~~+ones.cargar acomodan datas con o sin ?signode 4 bib. byte) o 16 bits Ipaiabra coW)- Las instrucciones de palabra larga operan eIi dabs de 32 bits. Aunque parece existir un modo de direcaionamienha de registro.mAs desplazamiento, en las instrucciones de transferencia de datos, tambi6n es posible el diree~ionamientodirecta e indirecto por registros. W siguientes m n ejemplos de cómo se cargan instrucciones larga6 con diferentes modos de direccionamiento.
4
LDL{R22)#150,RS LDL (R22)#01RS
LDL (RO)#SOOaRS
RS+M[R22]+lSU R5+iY[R22] RStfl[SOíl]
La direccibn &fha en la primera instmccidn se evalúa a partir del contemido dd m@stm R22 mAs un desplakmiento de 150. La segunda insfruccidn utüiza un desplazamienta O, d &'lo reduce a un modo iridirecto. por regish. La tercera instruccidn Mi* t d o s los números O del registro RO par3 producir un tipo de instrucción de .direccionamiento directo, Las instrucciones de control de pmgrwa operan con el contador de programa PC para controlar la secuencia del programa. Hay dos instruccio-
310
mm
0
Unidad central de pxoeesamiento
nes de brincar y dos in~truccionesde liarnada. Una utilii un direccionamiento índice más desplazamiento; la ~ g u n d autiliza un modo relativo a PC m d valor 'Y de 19 bits como la direcoi611relativa. Las instrucciones llamar y retomar utilizah un ~ g i s t r ade apuntador de ventana actual CWP (mrrent window pohtez) de 3 bib que apunta a la ventana de fegistms activa en ese momento. Cada vez que el programa dicita un nuevo prmedhiento, CWP se decrementa en uno para apuntar a la ventana de registro de nivel inmediato inferior. Después una instruccidn de retorno CWP se incrementa en uno para retomar a la ventana de registros previa.
8-I.
Una CPU organizada con un anal simiIar a la de la figura 8-2 tiene 16 regisiros con 32 bits -da uno, una ALU y un dedifiador de destino. a ~Cudntosmultiplexores.hay en el canal A, y cuál es el tamaiio de =da uno? b. ¿CuBntas entradas de selecci6n se necesitan para el MüX A y el MUX
B? c. ¿Cuantasentradas y salidas hay en el derodicador? d. ~Cuáuitasentradas y saIidas hay en la ALU para datos, incluyendo acarreos de entrada y alida? e. Formu1e una palabra de control para el s i s ~considerando , que ALU tiene 35 operacion~.
8-Z
8-3.
EI canal del sistema de la hgwa 8-2 tiene los siguientes tiempos de retraso de propagación: 30 ns para que las seilales se propaguen por los multiple xores, 80 hs para qerutar la dperdci6n ADD en la ALU, un retraso de 20 ns en el decalificador de destino y 10 ns para sineronizar los datos dentro del registro de destino. ¿Cual es el tiempo del cielo mínimo que puede utilizarse para el reloj? Especifique la palabra de control que deba aplicarse al procesador de 1a figura 8-2 para implantar les siguientes micrwperacions. a.
RI+R2+R3
b. R 4 t R 4 C.
R5+R5 - 1 6 +shl R1 Entrada
+
S 4
Determine las micm~racionasque se 4ec.utarAn en el procesadar de k figura'&Z w n d o se apliquen las sigubb potlabras de mtml de 14 bits. a. 00101~00101
b. c. d.
EEEz m r m 1 o
e. 11110001110
8-5,
Sea SP = OW,OC4 en la pila de la f@ra 8-3. ¿Cuaintos datos hay en la pila
si:
8-6,
a ¿LLENO = 1 ,y VAClO = O? b. ¿LLENO = O y VACIO = l? Una pila estd organizada de m e r a que SP siempre apunte a la siguíente posicibn vada en la pila. Esto significa que SP puede inicializarse a 4000 en la figura 84y el primer dato en la pila se almacena en la posici6n 4WO. Liste las mimooperaciones para las operaciones push y pop.
&7.
Convierta las siguientes expresiom aritmitieas de notad611interna fija a polaca inversa.
8-8.
. Convierta las siguientes expresione aritmhticas de notaci6n polaca inversa a interna fija.
Convierta la siguiente expresib n h i c a aritdtiea a notaci6n polaca inversa y muestre las operaciones de pilq para evaluar el resultado numérico.
8-10.
8-11,
8-12.
Un sistema primero & en&,
p h e r o en salir (RFO) tiene una organiza& de memoria que almacena informa& de manera que el dato que se almacena primero es d primero que se recupera. Muestre cómo opera UM memoria FiR3 con tres contadores, Un contador de d t u r a WC contiene
la d l d b n para escribir en la memoria. bn contador de ledura RC contiene la direcci6n par1 leer de la memoria. Un conhdor de ahacaamiento disponiblelMC indica la cantidad de palabras almacenadas en FIFO.ASC se h e m e n t a para cada palabra almamada y sed-ta para cada dato mpetado. Una computadora tiene instrucciones de 32 bits y direcciones de 12 bits. Si hay 250 ir&truccioxm de das dimriones, ~ c u h t a simmieciones de una d W 6 n puedkn formularse? Escriba un p&arna para evaluar el enunciado adméíico:
3;12
C A P ~ XHO ~ ~ O Unidad
8-13.
8-14.
8-15.
8-1.6,
8-17.
8-18.
central de procesamiento
a. Al usar una computadora d e registro general con instrucciones de tres direccionamientos. b. Al usar una computadora de registro general con instrucciones de dos direccionamientos. c. Al usar una computadora de tipo acumulador con instrucciones de un direccionamiento. d, Al usar una pila organizada c ~ rcero t instrucciones de aperación de cero direccionamiento cero. La unidad de memoria de una computadora tiene 256K palabras de 32 bits cada una. La computadora tiene un formato de instrucción con cuatro campos: un campo de código de operación, un campo de modo para especificar uno de siete modos de direccionamiento, un campo de registro o dirección para especificar uno de 60 registros de procesador y una dirección de memoria. Especifique el formato de las instrucciones y la cantidad de bits en cada campo si la instrucción está dentro de una palabra de memoria. Una instrucción de dos palabras está almacenada en la memoria en una dirección representada por el símbolo W. El campo de dirección de la instrucción (almacenado en W +1)está representado mediante el símbolo Y. El operando utilizado durante la ejecución de la instrucción está almacenado en una dirección representada por Z. Un registro índice contiene el valor X. Refiera cómo se calcula Z de las otras direcciones si el modo de direccionamiento de la instrucaión es a. directo b. indirecto c. relativo d. indexado Un tipo de instrucción de brinco de modo relativo está almacenado en la memoria en una dirección equivalente al decimal 750. El brinco se hace a una dirección equivalente al decimal 500. a. ¿Cuál debe ser el valor del cam,pode dirección relativa de la instrucción (en decimal)? b. Detsrmine el valor de dirección relativa en b m r i o utilizando 12bits. (¿Por qué debe.estar el número en forma de complemento a 2?) c. Determine el v a l ~binario r en PC después de la fase de recuperación y calcule el valor binari~de 500. Despub muestre que el valor binario en PC más la dirección relativa calculada en la parte b es igual al valor binario de 500. ¿Cuántas veces hace referencia la unidad de control a la memoria cuando recupera y ejecuta una instruceón de modo de direccionamiento indirecto si la instrucción es: a) tipo computacional que requiere un operando de la memoria?; b) un tipo de transferencia de control del programa. ¿Cuál debe ser el campo de dirección de una instrucción de modo de direccionamiento indexado para hacerla igual que una instrucción de modo indirecto por registro? Una instrucción está almacenada en la localidad 300 con su campo de dirección en la localidad 301. El campo de dirección tiene el valor 400. Un
R1 contiene el número 200. Evalúe la direesi6n efectiva si el modo de didonamiento de la instrucci6n es: a) directo; b) inmediato c) relativo; d) indirecto por registro; e) indexado con R1 como e1 w@stro~-depmmsador
regisfm Sndice. 8-19.
Cdderando uria computadora de 8 bits, rnudtte la sum de prehsi6n múItiple de los dos -n sin signo ,de 32 bits que se listan en seguida, utilizandok sutiwi con Instnicciom de acarreo. Cada byte se expresa como un niimero hemdecimaI de dos d fgitos.
8-20.
Rmlie la I 6 g i e ~AND, OR, y XOR can las dos series binarias 1M)11100 y 101Q1010. Dado el valor d e 16 bits 1001101011001101. &Qu&operaci6n debe ejecutarse con el fin de:
8-21.
a. Borrar a O los primeros ocho bits? b. Activar a 1 los últimoa ocho bits? c. Complementar 10s ocho bits de enmedio? 8-22.
8-23.
Un registro de 8 bits contiene el valor 01111011 y el bit de acarreo es igual a 1. Ejecute ias OChD operaciones de corrimiento proporcionadas por las instniceionea que se l5stan en la tabla 8-9. Cada vez, inicie de1 vaIor inicial que se dio en esta pregunta. Repregente los siguientes nheras con signo en binario utilizando ocho bits. &; -83; +68; -63.
la suma (-83) + (+68) en binario e interprete el resultado obtenido. b. Realice la resta (-68) - (+a) en bina& e indique si hay cobreflujo. C. Recorra a la derecha el binario -68 una vez y proporcione el valor del número recorrido en diximal d, Recorra a la izquierda el binario -83 e indique si hay un sobreflujo. a. Realice
&24.
&E.
8-26.
Demuestre que el circuito etiquetado "verificarsi hay una salida cero" en la figura 8-8 es una compuerta NOR de 8 bits. Una computadora de 8 bits tiene un registro R. Determine los valores de los bits de estado C, S, Z y V (figura 8-8)despuds de cada una de las siguientes htrucciones. El vdor inicial del registro R, en cada cam es el hexadecimal 72. Los nhmeros siguientes tambi&nestán en hexadecimal. a. Sume el operando inmediato C6 a R. b. Sume el operando inmediato 1E a R. c R e t e el operando inmediato 9A de R. d Aplique Ia funci6nAND del operando m e d i a t o 8D a R. e. Aplique 1a funci6n O R exclusiva R con R.
-
h s números Sin s w o A y B se cqqparan al restar A B. El bit de estado de acarreo se coxisidwa como un bit de pdstamo después de una inctrucúón comparar en la mayoda de las computadoras comercia~es,por ]o hnb c =
14
CAPfrvLo "-0
Unidad central de proce9amiento 1si A < B, Muatre que puede dekminam la m a @ M relativa de A y B de-hh s p d n d e ,los$its de-C y 2,según 8e especifica en la tabla p a r 4 problema:&%. Wiin Ia tabla 8-11.) '8-27.
Dos nCrmeros con signo A ),E, iepresmtados en forma de complemento aDm 4sigit85.s=paran al =bar i 4 B. Los bits de estado S, Z y V semkivari!o dwotivm~depndiendpdel resultado de la operación w 6 k ino&~si6i3.h~igno.eiwrre un sobreflujo.) Demuwtre que ..que hay pude det;errnImiWlii egnitctd telativa de A y B a partir de la inspeccidn de los bits de estado, wmo se especifica en seguida. (Vhse también la tabIa.&ll.)
-
-
Tabla para el probIema 8-26 Relaci6n CodCrQn
8-28,
Ee aecemrio disebr un cirquita digital con cuatro entradas C, S, Z y V y 10 salidas, una para cada una de. hs condiciones de transferencia de controI listadas en los problemas 8-26 y 8-27. (Las condiciones igual y desigual s6fi 'eiihunes a ambad tablas.) Dibuje el diagrama 16gico del circuito utilizando dos compuertas OR, una compuerta XOR y cinco inversores.
-
~elacihnbndici6nde los bits de estado
-
(SBl/r=OriyZ=O
A3.B
Cs@
4;)s A<@
1
a. Praporúone el
AS$ A =B ACB
,
(S@Vj=I ~dYv)=loz=I
z=1 Z=O
equivalente decimal de cada número considerando 'f}no tienén riigno y 2).riendasigno. 'b, Sume Iris d& ndfikros biiar'ias e interprete la suma considerando que Iwfi&& sud: il sin 5 1 p y 4 con signo. @e:
Determine las valores de los bits de estado C, Z, S y V después de la suma. d. Liste las instrucciones de transferencia de control condicional de la tabla 8-11 que tendrán una condición verdadera. El programa en una computadora compara dos números sin signo A y B al ejecutar ima resta A - B y actualizar los bits de estado. Sean A = OlOOOOOl y B = 10000100. G
a. Evalúe la diferencia e interpfete el resultado binario. b. Mermine los valores de los bits 'de estado C (préstamo) y Z. c. Liste las instrucciones de transferencia de control condicional de la tabla 8-11 que tendrán una condición verdadera.
El programa en una computadora compara dos númeras con signo A y B al ejecutar la resta A - B y actualizar los bits de estado. Sean A = 01000001 y B = 10000100.
a. Evalúe la diferencia e interprete el resultado binario. b. Determine el valor de los bits de estado S, Z y V. c. Liste las instrucci,ones de transferencia de control condicional de la tabla 8-11 que tendrán una condición verdadera. El contenido de 1; parte superior de una pila de memoria es 5320. El contenido del apuntador de pila SP es 3560. Una instrucción de llamada a subrutina de dos palabws se localiza en la memoria en la dirección 1120 seguida por el campo de dirección de 6720 en la localidad 1121. ¿Qué contienen PC y la parte superior de la pila a. ¿Antes de qué se recupera la instrucción solicitar de la memoria? . b. ¿Después de qué se ejecuta la instrucción de llamada? c. ¿Después del retorno de la subrutina? &Cuálesa n las diferencias básicas entre una instrucción de transferencia de control, una instrucción de llamada a subrutina y una interrupción de programa? Proporcione cinco ejemplos de interrupciones internas y cinco ejemplos de interrupciones externas. ¿Cuál es la diferencia entre una interrupción de programa y una llamada ,a subrutina? Una computadora respondea una señal de solicitud de interrupción al salvar dentro de $lapila el contenidode PC y la palabra de estado de programa PSW actual. Despuds lee una nueva PCW de la memoria a partir de una posición proporcionada por una dirección de interrupción representada por IAD. La primera dirección del programa de servicio se toma de la memoria en la posición IAD +l. a. Liste la secuencia de microoperaciones para el ciclo de interrupción. b. Liste la secuencia de microoperaciones para el retorno de la instrucción de interrupción. La IBM 370, VAX 11 e intel 386 son ejemplos de computadoras con formatos de instrucciones variables. Compare los formatos de instrucción variable de una de estas computadoras con el formato de instrucción de longitud fija que se usa en IüSC T.
316
Unidad central de p~icesarniento
8-37,
Tres computadoras utilizan ventanas de registro con las siguientes características. Determine el tamafio de Ia ventana y la cantidad total de regisen cada mmpatadriia.
Co"mputadora1 Computadora 2 Computadora 3
Registros globales Registros locale8 Registra comunes Cantidad de ventanas D-ag.
8-39.
10
8
16
10 6
8
16
8
16
8
4
16
Proporcioneun ejemplo de instrucciona de &1que ejecutenlas siguientes
opera&orw. a, Decrementar un registro b. Complementar un registro c Negar un registro d. Bbrrar un rgistro a O e. Dividir un n5mm con signo entre 4 f. Ninguna aperaci6n Escriba las i~truccionesde R I X 1en lenguaje ensamblador que p d u c i r h un brinco a la d M i 6 n 3200 si e1 bit de estado Z (O) es igual a 1. a. Usando el modo inmedigto b. Usando un modo de direccionamiento relativo (considere que PC = 3400)
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Ha,1m.
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EN ESTE wfTUL0 9-1 9-2
9-3 94 9-5
9-6
9-7
besamiento paralelo ArquitectuFa paralela Línea paralela aritmbtica Línea paralela de instrucciones Arquitectura paralela RICC Procesamientovectorial Arreglo de pmcesador S'IMD
9-1 Procesamiento paralelo El procesamiento paralelo es un término que se usa para denotar un grupo de técnicas significativas que se usan para proporcionar tareas sirnultArms de procesamiento de datos con el fin de aumentar la velocidad computaciw nal de un sistema de computadora. En lugar de p-ar cada instrucci6n en forma secuencia1 como en una computadora convmcional, un sistema de procesamiento paralelo puede ejecutar prosesamienta concurrente de datos para conseguir un menor tiempo de ejmuci6n. Por ejemplo, mando se ejecuta una instrucción en la ALU, puede leerse la siguiente instrucción de la memoria. Ei sistema puede tener dos o más ALUS y ser capaz de ejecutar dos o más instrucciones al mismo tiempo. Además, el sistema puede tener dos o más procesadores operando en forma concurrente. E1 propbito del procesamiento paralelo es acelerar las posibilidades de prmesamiento de la computadora y aumentar su eficiencia, esto es, la cantidad de p-nto que puede lograrse durante un cierto intervalo de tiempo. ta cantidad de circuiterla aumenta con el procesamiento paralelo y, con 61, tarnbih el cmto del sistema. Sin embargo, los descubrimientos tecnológicos han reducido el costo de la circuiteria a un punto en donde las técnicas de procesamiento paralelo son eron6micamente factibls.
El procesamiento pwwo pmde cangiderarse desde diversos niveles de .cornplqi&d: &-el niwd m& bajq, eistinguhw entre operaciones seriales y para].eiasmediante el tipo de @gis~r& ijue4utilizan. Los registros de corri&@qer&t;eri f~wa&al -hit a la vez, mlenttas que los registras con mgaparaIela o~9.ri@mLlusbib de l b palabra en forma shdtdnea. ~fidF+ UF pdentoipralelo a un nivel m8s alto de complejidad al hd=%e's IonHm1es que ejecuten Operanbna idhticao Q difqqbs, ,de m e r a simd&@. El procesamiento paralelo se establece al distcibi&t 1 b datos en^ la@unidades funcionales miütiples. Por éjmplo, las op&adones adtmeticas, 16gicas y de corrimiento pueden separarse en tres unidades y dividirse los operandos a cada una, bajo la supervisi611de una unidad de control. Figura 9-1 Procesadar con unidades funcionds miiltiples.
A la memoria
-
ñqiistmde
pmadw
+
w
*
.r
Suma-mtade wfl-
--
.. '
'
MuiUplicdci6nde punuofloeanie
Divipi5n de puntoflotante
-
r
"
*
uniúilass fintiihdJes mtiii$piIes
ta figura 9-1 muestra u m manera posible de separar la unidad de ejecutik en ah~.unidades M&d& que m paralelo. b s operandos eh los registrds s'e aplican a una de las unidades, dependiendo de *la opwaci6n respeci%tcada,mediante la instiurrci6n asodada con los operandos. La aperacib ,ejecutada en dada unidad fundonai se-hdica en cada bloque del diagrama. El sumador y el multiplicadof de enteros ejecutan las opera~ionesaritm4tkas ton f i h & o s mitim~.I.A~~etacionesde puntb flokante se separan eri kres c i d h s que operan en par#lelo. Las operaciones 16gicas de mmimiento p. de incremento. pueden ,ejecuhme en forma concurrente sobre dfferentes d a b , Todas las unida de s. ion fnriependientes una de otra, pbr lo que puede recomme uh nthliem rhiehttas otrb Ge incrementa. Por lo genaal, uría organlzacih inultihi6iml esti! seda con una unidad de control &ompl~$h $&a. cootdinar todas la$ actividades entre los diversos componentes. Existen varias maneras de clasificar el procesamiento paralelo. Puede considerarse a partir de la organbci6n interna de 106 procesadores, desde ia estrudura de interconexión entre los procesadores o desde el flujo de informacl6n a travds del sistema. Una clasificaci6n presentada por M. J. Fiynn considera la orgmi~ci6nde un sistema de computadora mediante la cantidad de instrucciones y unidad= de datos que se manipulan m forma simultánea. Za operacibn normal de una computadora es recuperar instrucciones de la memoria y ejecutarlas en el p r e a d o r . La secuencia de instrucciones leída de.la memoria constituye un pujo de insfrucciunes. Las operacie nes ejecutadas -sobreIlm datos m ,el procesridor constibyen un flujo de datos. El procesamiento paraldo puede m r i r en el flujo de instrucciones, en el flujo de datas o o ambo%.La clasificaciún de FIpn divide a las computadora~en cuatro grupos principales de la manera siguiente:
m
Flujo de Fiuj~de Flujo de Huj'? de
instruccih Único, flujg datqs h i c o (SISD) instruccí6ii ~i&Co~-&jode 'datos múltiple (m) instruccibn mLltiple, flujo ,dedatos iInieo (MISD) instmcci6n mdltipie, fliljp .de datos d t i p l e (MIMD)
SISD representa la o@nizaciGn ,de una computadora única que contiene una unidad. de control, tina unidad de procesador y una unidad de memoria. .Las instni~ionas.,se ejecutan en forma m e n c i a l y el sistema puede o no tener posibilidades de procesamienko paralelo. En este caso el pmmiepito. paralela pude logtarse mediaiike unidades funcionales múltiples o mediante u n arquitectura paraleh. SMD r e p r e s a t a una orgadzacihn qrre incluye muchas unidades de procesamiento bajo la qmvisión de una unidad cte control cornk. Todos 1 s p-Ores r & i . kmfsrría Instmc&n de la unidad de control, pera operan sobre diferentes eonjuritos de datos. Lri -unidad de memoria compartida debg contener >~6ddos. múliltipIes para 'que -pueda comunicarse con
322
cAPmnoNUEVE
Paralelismo y pnxesamiento de v e c b
los prwesadores simultáneamente. La estructura MiSD es s61o de interés tebrica porque no se ha construido h g h &terna prd~ticouiiLizmdo esta organhaciQn. La ocganjzación MIMD se refiere a un sistema de computadora~capaz de procesar múltiples programas al mismo tiempo. La mayoría de los sistemas de multicomputadoras y multiprocesador pueden clasificarse en esta cateprh. ' IA dasiffmción de nynn depende en la d ' b c i a en& d de$mpeno de la unidad de control .y el de la unidad de procesamiento de datos. Exúatba las características de desempeño del sistema de computadora mis que sus interconexiones estructeiraks y operacionales. Un tipo de procesamiento paralelo que no entra en la dasificaci6n de Flym es la arquitectura paralela @ipe-line)Las Sinicas dos categorías utilizadas de esta clasificaddn son los procesadores de arreglo SIMD, analizados en la secci6n 9-7y MIPVPD, que se presentan en el capitulo 13. En este capitulo consideramos el procesamiento paralelo bajo los sitodos
guientes temas principales:
l. Procesamiento por arquitectura paralela Z P m c d e n t o de v-r 3. Arreglo de procesadoma
El procesamiento por arquitectura paralela es una técnica de implantaci6n en donde las suboperaciones aritmdticas o las faws de un ciclo de instntccibn de computadora w traslapan en su ejecuci6n. E1 procesamiento de vector se relaciona con los c4lculos que implican vectores y matrices grandes. Los procesadores de arquitectura paralela ejecutan cálculos sobre a q l m de datos grandes.
9-2
Arquitectura p d e l a
ta arquitectura paralela o de lineas paralelas (pipline] es una técnica m la que se descompone un prtrceso secuencia1 en subaperadones, y cada subprose ejecuta en un segmento dedicado especial que opera en forma conaurente con los otros segmentos. Una línea puede considerarse como un conjunto de segmentos de procesamiento por el que fluye informacidn binaria. Cada q p e n t o ejecuta un procesamiento parcial, dictado por la manera en que se divide la tarea. E1 resultado obtenido del cálculo en cada "gm@o se transfiere al siguiente segmento en la línea. El resultado final se obtiene despuh de que 1- datos han recorrido tados los segmentos. El nombre "hea" implica un flujo de infonnacibn similar a una iínea de ensamblado industrial. Es caracbistico de las heas que varios cálcuios puedan estar en proceso en distintos segmento& al mismo tiempo. La simultaneidad de los cailculos es posible al asociar un registro con cada segmento en k iínea. Los registros proporcionan aislamiento entre cada ceso
segmento para que cada uno pueda operar sobre datos distintos en forma
un demplo
simultánea. Tal vez la m e r a más simple de apreciar la arquitectura de luieas paralelas es imaginar que cada segmento consta de un registro de entrada seguido de un circuito combinatorio. El registro contiene los datos y el circuito combiitorio ejecuta la subope~aci6nen el segmento particular. La d i d a del circuito combinadonal m un segmento dado se aplica al registro de entrada del siguienk segmento. Se aplica un reioj a todos los registros después de que ha transcurrido un tiempo suficiente para ejecutar toda la actividad del segmento. De esta manera la irdormaci6n fluye por la Unea un paso a la vez, La organizacibn de la linea se mostrara mediante un ejempIo simple, Supongamos que deseamos ejecutar las operaciones multiplicar y sumar combinadas con un flujo de n ú m m
Cada suboperaci6n se va a implantar en un segmento dentro de la h e a . Cada segmento tiene uno a dos registros y un circuito combinatorio, como se muestra en la figura 9-2 De R1 a R5 son registros que reciben nuevos datos con cada pulso de reloj. El multiplicador y el sumador son circuitos Figura S2 Ejemplo de ptmesamienio p d e l o . Al
B1
ci
csmbinatorios. Las suboperaciones ejecukadps en c d a segmento del conlas siguientes:
ducto son A',
RI+Ai, R2?3, B:*lR.l*R44, R4+ Ci ~5-33
+ ~4
Ft+ue,ir A; y B; hhltiplicar E introducir Ci Sumar Ci al aroducto
&e0 ~+tm se cargan- con d a b s nuwos en cada pulso de reloj. El efecto de cada pulso de reloj se muestra m la tabla 9-1. El primer pulso de reloj hanskm .Ai y Bl, ~denhode Rl y m. El sepndo pul- de. rel~j trans8ere:d p d h * de-R1 y.R2 dentro de R3. y Gl$entro de R4. E1 mismo pulso de reloj tramfie~e& y B~ dentro de R1 y R2. EmI tercer pulso de reloj opera sobre los tres segmentos en forma simultánea. Coloea a A, y B3 dentro de R1 y R2, transfiere el producb de R I y R2 dentro de R3, transfiere C, dentro de R4 y coloca la suma de R3 y R4 dentro de R5. Se necesitan tres pul&&de e l o j para llehhr la lhea y recuperar la primera salida de ES. De ahf en a d h t e , cada ciclb. de reloj pbciuce una nueva salida y mueve los &km un paso adebnte en la lhea. Esto sucede en tanto fluyan nuevos datos denh del sistema. Cuando ya no hay datos de e n k h disponibles, el reloj debe continuar hasta que emerge la iriltima salida de la línea.
h
m
TABLA P1 Contenido de l e g i s b en el ejemplo de arquitectura paralela
Ji*Bi Az* Bn A3*B3
+ Ci
+ Cz + C3
+
Al* Bq C4 As*& + Cs A** 3 6 + C6 AI* B, + C,
Consideraciones generales Cualquier operación que puede descomponerse en una secuencia de suboperaciones de aproximadamente la misma complejidad, puede implantarse mediante un pcoeesador de arquitectura paralela. i i a &nica es eficiente para
aqueIlas aplicaciones que necesitan.repetir la misma tarea muchas veces con dikwtes wnjunw de ,datqs, La,e@mctura general de una línea de cuatro qpentoi, se ilurba en la f i g u ~ 9-3. LOb opnandos recorren los cuatro segmentm en uns secaenda fija Ca6. &$lento consta de un circuito comhiaiiicisnd si que ejecuta rina subopraci6n sobre el flujo de datos que fluyen por la U ~ E L b segmenws se separan mediante registros Ri que cbntien8h 'lb$ resultados inkrmedfos entre las etapas. La informacidn fluye entre dapaa adyacentes baja el control de ua reloj comilin aplicado a todos tarea
los regis!ms en forma simultánea. Defjnimos una tarea como la operaci6n total ejecutada &do w recorren 'todos Ios Begrnentos en la Ift~ea.
m4
Entrada --"F
SI
-C.
S2
Ri+
A
1
+ R1
-t
S3 - t R 3
+
-
S4
+ R4+
-
Figura 9-3 k e a paralela & cuatro segmentos.
diagrama
espacio-tiempo
de-pefid de la ,arquitectufa paraleía puede ilustrarse mediante un diagrama espacio-tienipo. Este &S un diagrama que muestra Ia utilizacidn del %menta como una funcibn del tiempo. El diagrama espacio-tiempo de un conducto cori c u a b segmentos se muestra m la figura 9-4.El eje horizontal muestra el tiempo en ciclos de reloj y el eje verticai proporciona el número de qpnento. El diagrama muestra seis tareas de Ia TIa la T, ejecutadas en tuam egmentos. Al princip'o, l'a tarea TIse maneja mediante el segmento k hqm& del. prlmer Giclo de reloj, el segmmto '2. estii ocupado can T p mientras que el segmento 1 est4 oreupdu con la tarea T2.Al continuar de esta manera la primera tarea TIse completa despuks del cuarto ciclo de1 reloj. De ahí adelante, la Unea completa una tarea en cada ciclo de reloj, No importa cuantos segrnentm existan en el sistema, una vez que la linea está llena, sólo se necesita un p"1ado de reloj para obtener una salida. Ahora ~ ~ ~ s i ~ n icaso o sen ~ donde e l selutiiiza una línea de k segmentos para ejecutar n tareas con un tiempo de ciclo de reloj t, La primera tarea TImcdhun tiempo igual a ktP paga coiqdetar su operacibn, porque existen k -ea.enla %ea; Ims n4--1tareas restanb emergen de la h e a a una wlwidad de una +ama p ~ d r c b de reloj y se termhrAn después de un - tiempo igual a (n - l)t,- Por lo tanto, para compkhr n tareas utilizando una bezi de & se ntos & : n d í m k + "($t - 1) 'cidosde reloj. Por ejemplo, el diagrama deyfigura 9-4 muestwcuawi &qfrri&bs y seis tireas. El tiempo r e q d d o . p t a tqmpleiar-todas hs opciones e~ 4 + (6 - 1) = 9 ciclos de reloj, egkn e iIidic~-enel &&rama.
Figura 9-4 Diagrama &acio.tiempo para iínea paralela.
A continuación considemm una unidad de arquitectura no paralela que ejecuta la miama operad611y requiere un tiempo igual a f, para completar cada tarea. El tiempo total requerido para n tareas es n f , IA aceleradn de un prmesamimto por arquitectura paralela sobre un procesamiento no paralelo equivalente se define mediante la relacih:
Conforme aumenta h cantidad de tareas, n se vuelve mucho más grande que k - 1, y k n - 1 se aproxima a1 valor de n. Bajo esta condici6n, la aceleracibn se convierte en:
+
Si consideramos que el tiempo que se necesita para procesar una tarea es igqd m una arquitectura paralela y en una no paralela, tendremos f,, = k$ Al incluix esta supo&i&n, la aeeleracibn se reduce a:
Esto muestra que la miixima acelemci6n tddca que puede pmporcionar un d u d o es k, en donde k es la cantidad de segmentos en el conducto. Para hacer más claro el s i e c a d o de la rielaeión de aceleracidn, consideremw el siguiente ejemplo numérico. Sea t, = 20 ns el tiempo que se necesita para pmu>cesar una operación en cada segmento. Consideremos que la tiene k = 4 segmentos y ejecuta n = 100 tpras en m c i a . El sistema de arquitetura paralela necesitad (k + tn - l)fp = (4 99) X u] = 2060 ns para terminarse. Considemndm que f,= €4= 4 X 20 = 80 m, un sistema de arquitectura no paralela necesita nktp = 100 X 80 = 8tMO ns para completar las 100 tareas. La relaci6n de aceleración es igual a 8M30/2060 = 3.88.
+
Corsforme auentai d n-ro de tareas, la acderaci6n se acercarA a 4, lo cual es igual al número de segmentos era el conducto. Si consideramos que t, = 60 ns, la acelaacibn se toma 60/2Q = 3. Para duplicar la ventaja de velocidad tebrica de un proceso paralelo mediante unidades funcionales mdltiples, es nexsario construir k unidades idénticas que operarán en pacalelo*Esto implica que puede esperarse que un pr-dor de arquitectura paralela de k segmentos iguale el desmpeíío de k copias de un circuito de arquitectura no paralela equivalente bajo condiciones de operad611iguales. Esto se ilustra m la figura 9-5, en donde están cmeados en paralelo amtro h i t o s idénticos. Cada circuito P ejecuta la misma tarea de un circuito con arquitectura paralela equivalente. En lugar de operar con los datos de entrada en secuencia, como en una Unea, los circuitos paralelos aceptan cuatro conjuntos de datos de entrada en forma simultánea y ejecutan cuatro tareas al mismo tiempo. En lo que se refiere si la v w d a d de operacidn esta es equivalente a una línea con cuatro segmentus. N 6 W que el circuito de cuatro unidades de Ja iigura 9-5, constituye una organhcián de instmcci6n hita, datas múltiples (SIMD), porque se u t i h Ja misma instrucción para T r a r sobre datos múltiples en paralelo.
Existen varias razones por las que una arquitectura pardela no puede operar a su máxima velocidad &rica. Los diferentes segmentos pueden requerir tiempos diferentes para completar su suboperacih. Debe elegirse el ciclo de reloj para que iguale el titiempo de retraso del segmento con el máximo tiempo de propagación. Esto provoca que los otros segmento8 desperdicien tiempo mientras esperan el siguiente ciclo de reloj. Ademiis no siempre es correcko considerar que un circuito de arquitectura tiene el mismo r e k : de ~ tiempo que un &mito con ~~a paralela equivalente. MuScos de los Wtrus inhmdios no se en un M t a de una sola unidad d cual, por lo general puede ~onstruirsepor completo como un circuito combinatorio. N o obstante, k técnica de arquitectura paralela proporciona una operacibn más +da que una secuencia puramente serial, aunque nunca se b p por m m p h la dima velocidad Urica.
328
CAP~TULO NUEVE
ParaIeEsmo y procesamiento de vector
Existen dos áreas de dieefio de computadoras en las que es aplicable la organización paralela. Una línea aritméticas divide una operación aritmética en suboperaciones que se ejecutan en los segmentos de la línea. Una línea de insfwmiones !opera sobre un flujo de inst~uccionesal sobreponer las fases de recuperación, .decodificación y ejecución del ciclo de instrucción. En las siguientes secciones se ejcplican los dos tipos de líneas.
+?-!
4
9-3
Línea #paralelaari.tmética
Por lo general, se encuentran unidades aritfnéticas dk arquitectura paralela en computadoras de gran velocidad. Se usan para implantar operaciones de punto flotante, multiplicación de números de punto fijo y cálculos similares encontrados en problemas científicos. En esencia, un multiylicador de arquitectura paralela es un arreglo multiplicador como el que se describe en la figura 10-10, c m sumadores especiales diseñados para minimizar el tiempo de p~opagaciSnde acarreo mediante los producbos parciales. Las operaciones de punto flotante se descomponen con facilidad 'en.suboperaciones, como se muestra en la sección 10-5. Ahora mostmremos un ejemplo de una unidad paralela para suma y resta de punto flotante. Las entradas para la línea sumadora de punto flotante son dos números binarios normalizados de punto flotante.
A y B son dos fracciones que representan las mantisas, en tanto que a y b son los exponentes. Puede ejecutarse la suma y resta de punto flotante en cuatro segmentos, como se muestra en la figura 9-6. Los registros etiquetados R se colocan entre los segmentos para almacenar los resultados intermedios. Las suboperaciones que se ejecutan en los cuatro segmentos son:
-
--
PPICIILi
,-a
-m m
1. Comparar los exponentes. 2. Alinear [Ias fnantisas. 3. Sumar o restar las mantisas. 4. Ndhnalizar el resultado. Esto se apega al próeedimiento delineado en el diageama de flujo de la figura 10-15, pero se usan algunas variaciones para reducir el tiempo de ejecución de las suboperacimes. Se comparan los exponentes al restarlos para determinar su difeencka. Se escoge el exponente mayor como el exponente del resultado. La diferencia entre exponentes determina cuántas veces debe ejecutarse un corrimienko a la derecha sobre la mantisa asociada con el exponente menor. b t o provoca un alineamiento de las dos mantisas. Debe notarse que el clorrimknto debe estar disefiado como 'un circuito combina-
SECCI~N9-3 Línea
paralela aritmética
Exponentes b
a
Segmento 2:
Segmento 3:
segmento 4:
Figura % Arquitectura paralela para suma y resta de'punto flotante.
329
torio para reducir el tiempo de corrimiento. Las dos rnanfisas se suman o restan en el segmento 3, E1 resulkado se normaliza en el segmento 4. Cuando ocurre un sobreflujo, la mantisa de la suma o diferencia se recorre a la derecha y el exponente se incrementa en 1. Si ocurre un sobreflujo, la cantidad de números O significativos en la mantisa determina el número de conhientas a la izquierda y la cantidad que debe restarse del exponente. El siguiente ejemplo numérico puede achrar las suboperaciones que se ejecutan en cada segmento. Pqr simplicidad utilizamos números decimaies, aunque Ia figura 9-6 hace derada a números binarios. Consideremos los dos números de punto flotante normalizado&
Se restan los dos exponentes en el primer segmento para obtener 3 - 2 =
1. Se escoge el exponente más grande, 3, como el exponente del resultado. EI siguiente segmento zrxom a la derecha la mantisa de Y para obtener:
Esb-alinea las dos mantisas bajo el misma exponente. ia suma de las dos mantisas en el segmento 3 produce la suma:
,-
Se ajusta la suma al normalizar el resultado para que tenga una fracción con un primer d@to diferente de IE. Esko se hace aI ~ o x r e ar la derecha una vez la ~antisae kmmentar el alponente en 1 para obtener la suma normalizada.
En la linea paralela de punto flotante se implantan el comparador, corrimien- b, sunador, s u ~ t r a c b tincremenkador ~. y decrementador con circuitos combinatorio. Supongamos que los retrasos de tiempo de los 4 segmentos son ti = 60 ns, f2 = M ns, t3 = 100 ns, t4 = 813 ns y que los registros de interfaz tienen un retraso de f, = 10 Se ~ l m i o n ad ck10 de reloj para que sea 1, = t3 -i-t, = 110 ns. Un sumador-sustractor de punto flotante equivalente no paraido, tendra un retraso t,, = t, -i t2 + t3 + t4 + t, = 320 ns. En este caso, el sumador paralelo tiene una aceleracidn mayor 320/110 = 2.9 que el sumadar no paraielo.
,
9-4
Línea paralela de instrucciones
El procesamient~por h e a paralela puede ocurrir en el flujo de datos y también en el flujo de instnicciones. Una línea paralela de instrucciones lee inshuccionea ronseativas de la memoria mientras, en otros segmentos, se eiecutarr instnicciones anteriores. Una pmibk di~pesibn asociada con tal un brinco fuera de secuenkuema es que una insmiccibn puede cia. En tal caso, debe vaciarse h línea y deben descartarse todas las instnic ciones que se han leido de la memoria después de la instnicci6n de brinco. Consideremos una computadora~on una unidad de recuperacibn y una unidad de ejemcibn de instrucciones d k h d a para proporcionar una lhea de dos segmentos. hede imphkarse el segmento de recuperaci6n de XIlk tniaciones mediante un registro intermedio (buffer) primero en entrar, primero en s a h Este es un tipo de unidad que forma una cola en lugar de una pila. Cuando h unidad de ejecuci6n no e s t i usando la memoria, el contd Uncrementa el contador de programa y utiliza su valor de d i c i 6 n para leer instnicciones consecutivas de la memoria. Las instrucciones se hsertm en el registro intermedio FZFO para que puedan ejecutarse en un &quema primero en entrar, primero en salir. Par lo tanto, puede colwarse un flujo de instnicciones en una cola, en espera que lo decodifique y procese el segmento de ejecución. El mecanismo de formaci6n de colas con flujos de nin&u&nes proporciona una manera eficiente para reducir el tiempo promedio de acceso a memoria para leer instrucciones. Cuando hay espacio en e1 # e g & ~intermedio FEO, la unidad de aonhol. inicia la siguiente fase de recuperaci6n de instniccions. El registro intermedio actiia como una cola de la qye el control obtiene las instrucciones para la unidad de ejecucibn. ia cmtpbcioms m hsbmmíones compleja reotras fases a d e d s de las de tecuperacibn y +ci6n para p m t por completo una i n s b u d h ñn el easo mi4s general, la computadora m i t a prmesar d a inst n i d 6 r i con la siguiente secuencia de pasos. 1. R m p r a r la instrucci6n de la memoria. 2. ,Deeodificar ia instrucción. 3. Cakuiar la &recci6n efectiva. L los operandos de h memoria. 5. :Ejecutar la instnicei6n. 6. Almacenar el multado, .. en el lugar adecuado. Existen Éiertas diuc&& qu. evitardn que la línea paralela de iristrucciones funcione a s u vel&dad máxima. Segmentos diferentes pueden necesitar tiempos diferentes para actuar sobre la información que ilega. Se saltan algunos segmentos pata &&as operaciones. Por ejemplo, una instnicci6n de modo de registro no necesita un &culo de d i c i ó n efectiva. Dos o d s segmentos pueden requerir el acceso a la memoria al mismo tiempo, provocando que un segmento -re hasta que otro termine su comunicaubn. En ocasiones, se resuelven los conflictos de acceso a memoria al usar
m),
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das can&s,de ,memo* par$ qc-w 4s insbgcgiones y los datos en mbdulos separados, Dé esta Manéra, pueden leer& en forma simultánea una palabra de instrudbn y una palabra d~ datas de dos mdduloc diferentes. El diseno de una línea paralela de iristruccime =A m6s eficiente si se divih. el ciclo\,de instrucciones en xgmentas de igual duracibri. El tiempo que.neelesltacada p a paral terminar su,funci6n depende de la instrucción . y de h m m como se ejecuta.
Ejemplo: Línea parlela d e . ~ h s ~ c c i o nde e s cuatro segmentos Consideramos que pueden combharse a .unsegmento la decodificaci6n de la instrwci&n y el ~$14 de0 la & i i 6 n ektiva. Además, consideremos que la mayoria de las i n s ~ ~ o n whcan es el multado en un registro de A
I
j .
Figura 9-7 hquitectura paralelg de Uüde cua@ scgmcntm.
S E C C I ~ N9 4 Línea paralela de instrucciones
333
procesador, para que la ejecución de la instrucción y el almacenamiento del resultado puedan combinarse en un segmento. Esto reduce la línea paralela de instrucciones a cuatro segmentos. La figura 9-7 muestra como puede procesarse el ciclo de instrucciones en la CPU con una línea paralela de cuatro segmentos. Mientras se ejecuta una instrucción en el segmento cuatro, la siguiente instrucción en secuencia se ocupa en recuperar un operando de la memoria en el segmento 3. En un circuito aritmético separado puede calcularse la dirección efectiva para la tercera instrucción y, cuando está disponible la memoria, pueden recuperarse y colocarse en una localidad del registro intermedio FIFO la cuarta instrucción y todas las subsecuentes. Por lo tanto, pueden traslaparse y estar en proceso hasta cuatro suboperaciones en el ciclo de instrucciones. De vez en cuando, una instrucción en la secuencia puede ser del tipo de control de transferencia del programa que produce un brinco fuera de la secuencia normal. En ese caso, se terminan las operaciones pendientes en los últimos dos segmentos y se borra toda la información almacenada en el registro intermedio de instrucciones. Después, la línea paralela reinicia a partir de la nueva dirección almacenada en el contador del programa. De igual manera, cuando se reconoce una solicitud de interrupción, hará que se "vacíe" la línea paralela y vuelva a iniciar a partir de un nuevo valor de dirección. La figura 9-8 muestra la operación de la línea paralela de instrucciones. El tiempo en el eje horizontal se divide en pasos de igual duración. En el diagrama, los cuatro segmentos se representan con un símbolo abreviado. 1. FI es el segmento que recupera una instrucción. 2. DA es el segmento que decodifica la instrucción y calcula la dirección efectiva. 3. FO es el segmento que recupera el operando. 4. EX es el segmento que ejecuta la instrucción.
Figura 9-8
Temporización de línea paralela de instrucciones.
Se considera qge el pr.mmado~time nwwx!ia,s de instrucciones y datos ,por +bque pude avanar la l~peracibnen FI y FO, al mismo tiempo. En auSencia de una instnicci6n de .trans£erencia de control, cada segmento *pera m b imshuc;Pne$, ~ 8dfmmtes.Por lo tanto, en el paso 4, se 4-b la inskrucWr) m q y n e n t ~.X;el opera~dopara la hstruccihn 2 se -pera en ei &en@ FQ; en el ~ p w i t DA n .edecodifka la instnicri6n 3 y en-dsegpenta se m p e r a & la memoria la instrucción 4. Sugongzm~sque k h í p i i 6 n 3 es yna ipstmi&n de transferencia de control. Tan pronto com~,sebhodifica esta hímmi6n en el segmento DA m e3, paao 4 se detiene b transferencia de Fi a.,DAde las otras instrucciones, hasta que se,ejecuta la ,instnicci6n de transferencia de control en el paso 6. Si w da la transhcias .se nwa hstruqci6n en e1 paso 7. Si no ida la ,~&erencia, puede uwme ,la hstmicción recuperada antes, en d pasa 4, +pu&(: la k a paralela, co&úa la efeeucibn hasta que se encencyehtca una nueva htmmi6n de trawfmncia de control. ,Puede o& QQO retram en la línea si 4 segmento EX necesita almaqmar 4 respltadg de la ct-ación en la aiemoria de datos mientras el segmento FQ w i t a recuperar ,un operando. En ese caso, e1 segmento FO debe e s p p r . hasta que d . q m t EX ~ haya knnhad~su operacibn. ' En general, existen tres dhultades principales que provocan que una iínea de instruccbnw se apam de su operacibn,normal.
. separadas,
cmflict~ede condwto
1. CmjZrClos de recurso$,provocados al -a la memoria dos gegmentos diferentes, al mismo tiempo. Gran parte de estos conflictos pue.den rgsolverge al .uí$za~ memorias de instrucciones y de datos sepawdw.. 2. Surgen conflictm de depen&ncia de &tos cuando u n a uistrucción depende dd resultada de una anterior, pero éste todavía no está disponible. '3. producen difrcuttades de hnsferencia de control a partir de instrucciones que modifican el valor cid FC.
Dependencia de los datos Una dificultad que puede producir una degradaci6n del desempeño en una línea paralda de instrucciones se debe a una posible coIisi6n de datos o direcciones. Ocurre una rolisi6n cuando no puede avanzar una instrucei6n porque ciertas ,instruccionesprevias no terminan sus operaciones. Ocurre una dependencia de datos mando una Xnstrucci6n necesita datos que todavfa na est& disponibles. Por ejemplo, una insbfucci6n en el segmento FO puede necesitar un operando que se está generando, en en momento, mediante una instmcci6n anterior en el segmento EX. Por lo tanto, la segunda- instrucción debe esperar a que la primera instnicci6n le deje disponibles los datos. De igual manera, puede ocurrir una dependencia de direccibn, cuando no puede calcularse una direccidn de operando porque
no e@ disponible la informacidn que necesita el modo de direccionamiento. Por ejmplo,, una instrucción cQn modo de direccionarniento indirecto por registro no puede avanzar a recuperar el operando si la instrucci6n anterior esth cwgando la dirección en el registro. Por lo h t o , el acceso del operando en la memoria &be retras- hasta que está disponible la.direcci6~q u e rida. L s computadoras w n arquitectura paralela enfrentan tales conflictos de dependencia de datos de divasas maneras. cirmitos El mbtqdo más d b t o es h r t a r circuitos vertjímdores. Un verificador vsrifica&res es circuito que .detecta ktnicciones cuyos operandos fuente son destinos de instrucciones que se encuentran m6s adelante en la línea. La detección de esta situaci6n hace que la iiistrucci6n cuya fuente no estd disponible se mtrw suficientes ciclos de reloj para evitar el omfiicto. Este enfoque mantiene la secuencia de programa al usar hardware. para insertar los retrasos requwidos. auatrcs de operandos Qt~.atécnica, llamada a w i ~ c ede oprnndos, utiliza hardyare especial para detectar un comfiiqto y despu4s evitarlo pl direccinnar bs datos mediante trayectorias espwiaIes entre segmentos de la Ilnea. Por ejemplo en lugar de transferir un resultado de la .ALU a un registro destino, la circuikria comprueba el operando d e s h a y, si se necesita como fuente en la siguiente instrucción, pasa el resuhado dimctamente la entrada de la ALU, sin accesas el archivo de registros. Este rnktcrdo necesita trayectorias de hardwmm a&cioililIes por medio de multiplexores y el circuito que detecta el cmflicto. Un procedimiento empleado en algunas carnputadoras es proporcionar 4 campitador que @aduceel lenguaje de programacibn de alto nivel a un pmgrarna de lenguaje de ,mdquina, la responsabilidad para resolver los probJ9as de connictos de datos. El compilador para tales computadoras est& &&a40 para ,detectar un conflicto de datos y reordenar las instrucciones conforme sea,necesario al retrasar la carga de .los datos en confiicta por medio de la inserci6n'de instrucciones de no coperación, Este m6todo se cafgp pclspuesta de~~omina carga psPwstEi O retardoda. eR la siguiente seccibn se presenta un ejemplo de este prwe.&ieiito.
Manejo de las instrucciones de transferencia de control Uno de los problemas priiicipales al operar uii conjunto de instrucciones es la aparicidn de instrucciones de transferencia de control. Una instruccidn de trarisferencia de coiitrol puede ser condicional o incondicional. Una transferencia incondicional siempre altera el fiuja secuencia1 de1 programa al cargar el coiitadar de programa con la direcci6n objetivo, En una instruccidn condicional, el controI selecciona la direccibii objetivo si se satisface la rogdicibri o la siguiente instrucció~isecuencia1 si no se satisface. Como se mencion6 antec, la instrucción de transferencia de control interrumpe la secuencia narmaI del flujo de instrucciones, produciendo dificultades en la aperacibn de la Iinea paralela de instrucciones. Las computadoras con
registro de
r#tlpifi~~~ción
objetivo
arquilectura partilela emplean d h t e s técnicas de hardware para minimimr la degradaÚ6n .del desempeño provocada por las instruccioiies de transferencia de control. Una maner'a de manejar una transferencia condicibnal es recuperar con anticipacibn la ciireccih objetivo, además de la instmccibn que sigue a la transferencia. Ambas se guardan hasta ,que se ejecuta la transferencia. Si la condición de la transferencia se cumple, la línea paralela conkin$a a partir de ia lashucci6n objetiva de la transferencia. Una exknsi6n de este p d i miento es c~ntimuarla muperaci6n de insbmccciones de ambos lugates hasta que se tome la detisi611 de la transferencia. En ese momento, el control seleccima el. flujo de imskuccianes de la secuencia de programa correcta. Otra posibilidad es usar un wghfro de ratrnFcación objetivo (branch target buffer, BT3). El BTB es una memoria asociativa (v&ase la secci61112-4) incluida en el segmento de recuperación de la lhea. Cada entrada en el BTB consiste en la instnicci6n de transferencia recuperada con anticipaci6n y la instrucc"i6n objetivo para esa transferencia. También almacena unas cuantas htrcicciones que se encuentran despiiés de la instruccidn objetivo de la trmsfemcta. Cuando la hea, decodifica una iastrucci6n de transferencia, busca Ia memoria asociativa BTB para la dlmd6íi de la Instrucci6n. Si está eíi el BTB, se puede dispdner de la inshrucci6n en forma directa y la recuperacibn roh anticlpatibn cantinúa a partir de la nueva trayectoria. Si la instrucci6n na estd en el BTB, la línea paralela cambia a un nueva ciclo de instrucciones y almacena la instrucci6n objetivo en el m, la ventaja de este esquema es que las inshmiones de transferencia de control que han ocurrido con anticipci6m 6 disponibles con fadidad en la iííea, sin interru~iones. Una variante del BTB es el registro deciclo. Este es un pequefio archivo de registros, de muy aIta velocidad, que se mantiene en el segmento de remperaci6n de instruceisnes de Ia linea paralela. Cuando se detecta un ciclo de prcrgrama, se almarena por compleito en el registro de ciclo, incluyendo todas ias trmferencias. El ciclo de programa puede ejecutarse en forma directa, sln tener quemaccesarla memoria hasta que se retira el modo de ciclo con la transferencia de control final. Otro pmcedbiento que utilizkn algunas computadoras es la prediddtr de trrinsf~enck de wntrot y tinm praieh. Una arquitectura paralela con prediccibn de transfe@ncie de control utiliza cierta(kgica adicional para predecir el resultada de una instruccin de transferencia condicional antes de que se ejecute. Despub, la Iinea paralela empieza a recuperar con anticipaci6n el flujo de instrucciones de la trayectoria predicha. Una predicci6n correcta elimina ei tfempo perdido causado por el proceso de transferencia de control. Un procedimiento usado en la mayoría de las procesadores RTSC es la trmferench -!a O retardada. En este prdimienpof el pmxsador detecta las instrucciones de transferenria de control y reordena la secuencia de código de lenguaje de mdquina al ihsertar'instniceiones iitiles que conservan sin interrupciones la operaci6n de la línea paralela. Un ejemplo de transfe-
SECU~N $5 hquite&ma paralela 3iSC
.
33'1
rencia retardada es la iriserci6n de wa instnicci6n de no operación d w & de una iristnacei6n de transferencia de conSro1. Esto hace que la computadora recupere la b c i n nbjetivo, durante h ejecución de la instniccibn de no ope~ati6n, lo que permite tener un flujo continuo del conducto. En la siguiente secci6n se p m t a m ejemplo de transfemch de control pospuesta.
9-5
Arquitectura paralela RISC
En la seccibn 8-8 se present6 la computadora con conjunto reducido de histrucciones (RISC). Eiitre las caracteristicas que se le atribuyen a RTSC está la capacidad .deusar un conjunto de instrucciones eficiente. Puede usarse la sencillez del conjunto de instrucciones para implantar una linea paralela de instrucciones con un número pequeílo de operaciones y que cada una se ejecute en un ciclo de reloj. Debido al formato de instrucciones de longitud fija, la decodificación de la operaci6n puede ocurrir a1 mismo tiempo que la selecci6n de registro. Todas las instrucciones de manipulacibn de datos tienen operaciones pgistro a registro. Como todos los operandos estsin en registros, no es necesario calcular una dirección efectiva o recuperar operandos de la memoria. Por 10 tanto, Ja línea paralela de instrucciones puede implantarse con dos o tres segmentos. Un segmento .recupera la hstrucci6n de la memoria del programa y el otro segmento ejecuta la instrucci6n en la ALU. Puede usarse un tercer segmento para almacenar el resultado de la operacidn de la ALU en un registro destino.
ejwidn& fnstmcctión eii
un solo cid0
En la arquitectura RISC, las iristrucciones de transferencia de datos e s t h limitadas a bs instrucciones cargar y almacenar. Elas instrucciones utilizan un dimcioiiamiento Mirecto por registros. Por lo general, necesitan tres o cuaba etapas en el egme~ito.Para evibr mnElietos entre un acceso a memoria con el fin de recuperar una instrwcibn y cargar o almacenar un operando, gran parte de Ias máquinas TUSC u t h dos canales separados con dos memorias: una para almacenar hs iiistmccioiies y otra para almacenar los datos. En algún momento, las dos memorias pueden opwar a la misma velacidad que el reloj de la CPU y se denominan memorias cach6 (véase la sección 126). Como se meiicionb mi la =&n &8, una de las principales ventajas de la IUSC es su capacidad para ejecutar instrucciones a una velocidad de una por ciclo de reloj. No es posible esperar que cada instrucción se recupere de la memoria y se ejecute en un ciclo de reloj. En realidad, lo que se hace es empezar cada instrucción con cada ciclo de reloj y mediante su arquitectura paralela el procesador logra el prophito de una ejecuci6n de instruccibn en un solo ciclo. La ventaja de la R15C &re la CICC (computadora con conjunto de hstsucciones complejo) es que la RTCC puede h e r segmentos paralelos, al requerir sólo un d o de reloj, en tanto la S E utiliza muchos segmentos en su arquitectura paralela y ei.segmento mis grande requiere dos o &S ciclos de reloj.
suporte de cowi~or
Otra caracterlstica de la RISC es el soporte que proporciona el compilador que traduce él programa de lenguaje de alto nivel en un programa de lenguaje de m6quirra. Th lugar de diseliaf hardmre para manejar las dificultad& e i a d a s con conflictos de datos y pérdi&c.por transferencias de control, los prmesadores RlSC se basan en la eficiencia del cornpiiador para detectar y minimizar los retrasos que se encuentran con estos problemas. Los siguientes ejemplos muestran como un compilador puede oplimizar el programa del lenguaje de d q u i n a para compensar los conflictos de la arquitectura paralela.
Ejemplo: Unea paralela de instrucciones de tres segmentos Uh conjunto +pico de instrucciones para un prúcesador MSC se a l i s t a en b tabla 8-E.En esta hhla apreciamos que existen tres tipos de instrucciones. ias instrucciones de rnanipulaci6n de datos operan sobre los datos en los registros del procesador. ias instrucciones de transferencia de datos son Mstrucciones de aarga y almacenamiento que utilizan una direcci6n efectiva obtenida de la suma del contenido de dos registros o ,de un registro y un desplazamiento constante proporcionado a la instrucci6n. Las instrucciones de m k a l de transferentia del programa utilizan valores de registro y una constante para evaluar. la direecibn de transferencia, la cual se transfiere a un registro o al contador de programa PC. Consideremos a b r a la operación de hardware para dicha computadp. ra. ta secci6n de control recupera la instntccí6n de la memoria del programa dentro de un registro de instnrcci6n. La instnicci6n se decodifica al mismo tiempo que se seleccionan bs registros necesarios para la ejecuci6n de la instrucción. La unidad del pme6ador m s t a de un namero de registros y una unidad aritmBtlca 16gica (ALU) que ejecuta las operaciones ariúnéticas, 16gkas y de corrimiento. Se usa una memoria de datos para cargar o almacenar los datos de un registro seleccionado en el archivo de registros. El ciclo de imstrucei6n puede dividirse en tres suboperaciones e implantarse m tres segmentos: 1: Recupmci6n de instnicci&n A. Operaci6n de la ALU E: Ejwufar instruccidn
El zepento 1 recupera la instruccibn de la memoria del programa. La instru~ciónse decod&a y se ejecuta una operacih ALU en el segmento A. La ALU se utrliza para tres funcione diferentes, dependiendo de la instrucci6n codificada. Ejecuta una operaci6n para una instrueci6n de madpulaci6~ de datos, maltia la direecibn efectiva para una instruccibn de emga o heen.aWentci o calcula la direcci6n de traderencia para una ~ ~ c c i Q n de transferencia de control del programa, El seginento B dirige la laida de la ALU a uno de tres destinos, dependiendo de la imstrucci6n decodificada.
Transfiere el d t a d o de la operaci6n ALU dentra de un ~ g i s t r odestino en el d v o de registras. Transfiere h direccih efectiva a una memoria de datos para cargar o alnacenar o transfiere la dirección de transferencia al contador del programa. Carga pospuesta o retardada Cansideremos ahora la opefacibn de lae .cuatro instrucciones siguien&
Si Ia hea paralela de tros mgmentos avanza sin intermpciona, habrd un conflicto de datos en la instnicci6n 3 porque el operando en R2 todada no está disponible en el segmento A, Esto puede apreciarse a partir de la temporizacibn de h lhea paralela que se muestra en la figura 9-9a. El segmento E m el d o de reloj 4 se enmentra en d proceso de colocar los Figura 9-P Toilporizaeih de tlnea p d e h de.im .-tos.
340
CAP~TULONUCVE Paralelismo y procesamiento de vector
datos de la memoria dentro de R2. El segmento A en el ciclo de reloj 4 está utilizando los datos de R2, pero el valor en R2 no será correcto porque todavía no se ha transferido de la memoria. Depende del compilador asegurarse que la instrucción después de la instrucción cargar, utiliza los datos recuperados de la memoria. Si el compilador no puede encontrar una instrucción útil para ponerla después de la carga, inserta una instrucción no operación (no-op). Este es un tipo de instruccik que se recupera de la memoria pero que no tiene operación, por lo tanto, gasta un ciclo de reloj. Este concepto de retardar la utilización de los datos que se cargan de la memoria se denomina carga pospuesta o retíardada. La figura 9-9(b) muestra el mismo programa con una instmcción n m p insertada después de cargar a la instrucción R2. El dato se carga dentro de R2 en el ciclo de reloj 4. La instrucción sumar utiliza el valor de R2 en el paso 5. Por lo tanto, la instrucción no-op se utiliza para avanzar un ciclo de reloj con el fin de compensar el conflicto de datos en la línea paralela. (N6tese que no se ejecuta ninguna operación en el segmento A durante el ciclo de reloj 4, o en el segmento E durante el ciclo de reloj 5.) La ventaja del enfoque de carga retardada es que el compilador se hace cargo de la dependencia de datos y no la M t e r í a . Esto da como d t a d o un segmento de hardware más simple porque no tiene que comprobar si el segmento del registro que se accesa es válido o no.
Transferencia pospuesta o retardada Como en la figura 9-8 se mostró que una instrucción de transferencia de control pospone la operación de la línea paralela hasta que se recupera la instrucción en la dirección de la transferencia, en la sección anterior se analizaron varias técnicas para reducir los retrasos por transferencia de control. El método más usado en la mayoría de los procesadores RISC es apoyarse en el compilador para definir las transferencias, con el fin de que se efectúen en el momento apropiado en la línea paralela. Este método se denomina trancferencia pospuesta o retardada. El compilador para un procesador que utiliza transferencias retardadas está diseñado para analizar las instrucciones antes y después de la transferencia y volver a arreglar la secuencia del programa al insertar instrucciones útiles en los pasos retardados. Por ejemplo, el compilador puede determinar que las dependencias de programa permitan que una o más instrucciones anteriores a la transferencia de control se muevan dentro de los pasos retardados después de la transferencia de control. Estas instrucciones se recuperan despues de la memoria y se ejecutan mediante la línea paralela, en tanto la instrucción de transferencia de control se ejecuta en otro segmento. El efecto es el mismo que si se ejecutaran las instrucciones en su orden original, excepto que ya no existe el retardo de la transferencia de control. Depende del compilador encontrar instrucciones útiles para colocarlas después de la instrucción de transferencia de control. Cuando esto no es posible el compilador puede insertar instrucciones no-op.
'Hprograma eXi la figura PIOp) se vuelve a a q l a r al colocar las histrucd~ae~ de sumar w resthr despueS de la imfrueeion de transfermcia de control y no antes, como en el programa original. Una revisión de la temporizacibn de la h e a paralela muestra'que PC ests actualizado al valor de X en el ciclo de reloj 5, pero las hstrucciones de sumar y restar se recuperan de la memoria y se ejecutan en la -en& deseada. En otras palabras, si h instrucción cargar &iiS en Ia d M d n 101 y X es igual a 350, la bttucci6tr de tran&&n& de control & v e r a de la dirección 103. La instniccibn de sumar se recupera de la d-ión 104 y se ejecuta en el ciclo de reloj&: Fa btniccilin de restar se reapek de Ia direcci6n 105 y se ejecuta en el &lo de reluj 7, C m d vdor de X se transfiere a PC con el ciclo de reloj 5 en el segmenta E, la inetniceibn recuperada de ia memoria en el ciclo de h l ~ 6j proviene de la W i n 350, la cual es la instrucción de la dimi5611de t r ~ ~ c h . 9-6
Procesamiento vectorial
Existe m tipo de problema computacional que est6 más alla de h capacidad de una computadora convencional. E$te problema se caracteriza por el hecho de que requiere una gran cantidad de c4ldos que le tomar4 a una computadora convencional días o inclusa semanas para terminar. En muchas aplicaciones científicas y de inpiería el pmbkma ptreEk formularse en térmims de vectores y matrices qize se prestan a procesamiento de vectoEi. aplicaciones
Las computadoras con posibiidades de procesamiento de vectores ti* nen demanda en aplicaciones especializadas. Las siguients son Areas de aplicacibn representativas, en las cuales el prccwmiento de vectores es de la mayor importancia.
h d k i o n e s climatol6gicas a largo plazo Exploraciones petroliferas Análisis de datos sfsmicos Diagn6stieo rn&dico Simulaciones de aemdin4mica y Weio espacial Sistemas expertos y de inteligencia artificial Mapeo de los genes humanos Prmaaniento de imlgenes
Sin computadoras de avanzado diseño, muchos de 1- cálculos requeridus no pueden liq-ma cabo! dentro de un tiempo razonable. Para conseguir el nivel querido de desempeño de calidad es necesario utilizar la circuitería mas rapida y mnfiabIe y aplicar p d m i e n t o s innovadores de técnicas de procesamiento.paraldo y de vectores.
Operaciones .devectoxea Mu,&os problemas dentificos requieren operaciwes ari tm6ticas sobre arreg l a de niheros grandes. Por 10 general, estos números se formulan como vktores y matricei de números &'punto flotante. Un vector es un conjunto ordenado de un za?egIo de uná dimensidh de coniunb de datos. Un vector V ¿e longitud n se representa corno un vector lileal mediante V = [VIV2 Vg VA. Puede reprewntarse como un vector de columna si los conjuntos de datos se enlistan en una columna. Una computadora secuencia1 convencional pude procesar gieranda uno a L vez. En consecuencia, las operaciones sobre vectms deben dividirse m cAiculus simples con vartables suswit-, El elemento Videl v q h r V se m b i e como V(I)y el indice 1 se refiere a una direcci6n de memoria o registro en donde se almacena el n8mero. Para examinar la diferencia entre un procwdor escalar convencional y un procesador de vector, considere el siguiente ciclo DO de Fortran.
...
i
I
Este es un pr~gr& de longitud 100 para sumar dos vectores A y B para pwdutir un vector C! Estp .se implanta en lbguaje .demhquina mediante la siguiente .secuencia de qperqciones: Imitialize 1 = U 20 Reaa.A(I). Read B ( 1 ) Skore C(1) = A " ( 1 ) t B ( 1 ) Iatcrement 1 = 1 f . 5 If 1 5 300 go to a0
Continue Esto constituye un ciclo .de programa que lee un parde operandos de los m g l & A y B y ejecuta una suma ton mto fiarnk. La variable de control del ciclo se actualiza después y los pasas se xepiten 100 veces. Una, computadora capaz de procesar mediante vectores elimina la sobrecarga asocihda con el tiempo que se necesita para recuperar y ejecutar ias instrucciones en ei ciclo del programa. Permite que se especifiquen operaciones con una sola m c c i 6 n de vecfbr, d& la form
la instnicci6n'de vector incluye la dimci6n inicial de los operandos, la longitud de los vectores y la operación que se va a ejecutar, todo en una htru'kci6n compu-ta. La suma.* mkm m m sumador de punto flotante de arquitectura paralela, similar al de la figura 9-6. Un fomto posible para una htmrcibn de
344.
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Paralelismo y pmeesamiento de v e r .
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Direamnbase deaüno
fuente 2
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o vechr. Fignia 9-11 Fommte & insmwión para p ~ i a i m t de
tres campos. especifican la direccibn base de los operandos y un campo Micional propotciona la Iongitud de los conjuntos .de datas en los vectores. Bstó 6bnsideta que lo$ operaddas del vecbr &Iden eti la memoria. Tambikn es posible diseñar el pmsador con una gran cantidad de registros y almacerrar todos los operandos en registros antes de la operacibn de suma. En ese caso, la dWd'6n base y la longitud en la. instmcci6n del vector espei€im un grupa de registros de CPU.
Mdtiplicacidn de matriz La multiplicad6n de rn4tri-z es una de las operaciones compulacionales m6s intensivas que se ejecutan en las computadoras con procesadores de vector. La mdiiplimci6n de dos mittrices n X n consta de operaciones de 2 productm internos o d.opemcime multipi3carsumar. Una matriz n X m de números tiene n renglones y m - b l m a s y @de' c6nsideram que constituye un conjunto de n vedore de tengl6n o unanjunto de m vactores de columna. Considemos por ejmnp10, la multiplicraeión de dos matrimi 3 X 3 A y B. 41 di2 'rii, k z [&) - d n m
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u 'd h 2 pmducb de dos matrices n X
M
n requiere
r? o p c i o n e s de multiplicar-su-
mar. El edhlo consta de n2 praductos internos, en: donde cada producto interna r+uiete n operaciones de inultipfica~surnar,considerando que c se inicializa eh O arites de cakhlar cada elemento en la matriz producto. En general, el pbdukto h t h o consta de la suma de k tdrminos de producto de la forma:
En uria aplicacidn tipka k puede ser igual a 100 o incluso a 1000.El cáicuio de producto interno eri un pmcesador de vector de arquitectura paralela se muestra en la &gura 9-12.Los valores de A y B están en la memoria o en registros & procesadw. Se considera que, la línea paralela del multiplicador d;! punta fl&ante y la Enea paralela del sumador de punto flotante tienen cuatro segmen'tos cada uno. Todos 16s re&istrasde sepentos en el multiplicador y erl el sumador se iniciaSuan en O. Por lo tanto, la salida de1 sumador es O para los primeros ocho ciclos, hasta que están llenas ambas líneas. Los páres Al y B1 se ínfroducen y multiplican a una velocidad de un par por cido. Después & 1% primeros cuatro ciclos, el producto comienza a sumarse a'la salida de1 sumador. Durante las cuatro ciqios sQuientes se suma O a los productos que entran a la h e a del sumador. Al final del octavo cido, los primeros cuatro prductos A, B1hasta Ap Bq estitn en los cuatro segmentos del sumador y los siguientes cuatro productos de As B5 a Ag Bs están en los segmentos de multiplicador. Al comienzo del noveno ciclo, la salida del sumador es Al Bl y Ia salida del mult.$licador es A5 Bg. Por lo tanto, el noveno ciclo comienza la suma A, BI + A5 B5 en la h e a sumador. E1 dbcimo ciclo comienza la suma A2 B2 + A, Bg y aai sucesivamente. Este patr6n divide
la suma en cuatro &mes
Fwnte B
de la maneea siguiente:
Figurai9-12 Lima paralela para calcular un producto interno.
UMparalela dei m u i ~ d o r
Línea paralela del aumador
Cuando Xa no hay más téminos de producto par sumar, el sistema inserta cuatro ,ceros en la lbea del multiplicador, Entonces h línea del sumador tendrd pproduckaparcial en cadq uno de sus cuatro segmentos, que csmesp~nden. a las cyatr~.sumas que se listan en los cuatro renglones de la f - u a a n antpripr. Deipyds, se s w n lag cuatro $urnas parciales para formar la suma final.
Memoria entrelazada Los procesadores de vecfor y de arquitectura paralela con frecuencia requieren acceso sirnult~~eb a la memoria desde dos Q mZts fuentes. Una l i paralela de instnicci6n puede requerir 4 mntperaci6n de una instrucci6n y un operando al rnisrn~tiempo desde dos segmei~tpsdiferentes. De igual manera, una Ibea aritmhtica, por lo general, requiere que se introduzcan dos o mds operandos en ia linea, al mismo tiempo. En lugar de usar dos canales de mgmoria para acceso sirnultEtneo, puede dividirse la memoria en varios módulos conectados a canales de direcciones y de datos comunes. Un mi5dulo de memoria es un arreglo de memoria junto con sus propios registros de datos y. direcciones. La figura 9-13 muestra una unidad de memoria con hatro módulos. Cada arregio de memoria tiene su propio registro de d i r ~ c i 6 nAR y registro de datos DR. Los registros de d ' í i b n reciben información de un cawl de direcciones común y los registros de datos cpmuñican con un canal de datos bidireccional. Pueden utilizarse los Pi&ra 9.13
OrgariízacXn de mcmoria de módulos múltiples. 8
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Arreglo de memoria
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dos bits menos significativos de la dhecci6n para diferenciar entre 10s cuatro m6dulos. El sistema modular permite que un m6dulo inicie un acceso a memoxia mientras otros m6dulos están en proceso de leer o m i i r una palabra y cada módulo puede cumplir una solicitud de memoria independiente del estado de Iw otros.m6dulos. La ventaja de una memoria modular es que pennite la utilizacibn de una técnia llamada e n h k d o . En una memoria entrelazada, se asignan diferentes conjuntos de d k c w n e ~a diferentes m6dulos de memoria. Por ejemplo, en um sistema de memoria de d w módulos, las direcciones pares pueden estar en .unmQdulo y-las direcciones impares pueden estar en otro. Cwndo la cantidad de módulos es una potencia de 2, 10s bits menos significativos de la direccidn seleccionan un m6dulo de memoria y Ios bits w t a n t p s repmxntan la posici6n especifica que se va a accesar dentro del msdulo seleccionado. Una memoria modular es útil en sistemas con procesamiento de vector y de arquitectura paralela. Un prwesador de vector que uliliaa una m e m d entrelazada de n canales, puede recuperar n operandos de n m6ddos diferentes. Al entrelazar d acceso a h memoria, el tiempo de ciclo de memoria efectivo g u e reducirse en un facMr cercano a la cantidad de m6dylos. Una CPU con línea paralela de instruccicines puede aprovechar los m 6 d u b de memoria múltiples para que cada segmento en la línea pueda accesar la memoria en forma independiente del acceso de los otros -entos.
Sugercompuhdoras A una computadora comercial con instrucciones de vector y operaciones arih&ticas de punto flotante de heas paralelas se le denomina supmompu-
tadora. tas supercomputadoras son mAquinas de aILo rendimiento muy poderosas que se #usansobre todo pwa cálculos ciwitificos. Para acelerar la ~peracibn,bs componentes se juntan para minimizar h distancia que tienen que recorrer las señales ekctr6nicas. Lns supercomputadoras también utilizan técnicas egpiales para evitar el calor en los circuitos y prevenir que se quemen debido a su proximidad. El conjunto de instruwi~nade las supercornputadoras contiene las instrucciones de tyansferencia de datos, manipulaci6n de datos y transferencia de control del programa de las computadoras convencionales. Esto se aumenta mediante instrucciones que procesan vectores y combinaciones de escalales y vectores. Una supercomputadora es un sistema computacional que se reconoce por su alta velocidad de cblculo, sus sistemas de memoria grandw y rápidos y un uso amplio de procesamiento paralelo, Est4 equipada con unidades funcionales miíliiples y cada unidad tiene su propia configuraci6n de arquitectu'ra paralela. Aunque Ia 'supercomputadora maneja aplicaciones de prop6sito p e r a l que se encuentran en todas las otras computadoras, está optimizada sspecff icamenie para el tipo de
~ ~ 1 ~ 1 1n11~i6ricm 05 que invo1ucran vectores y matrices de números de punto fIotante. Las supercomputadoras no son eonvehierrtes pata procesamiento cotidiano normal de una instalaci6n de computadora típica. Su uso se limita a ciertas aplicadones científieaas, como pfedicci6n numérica del clima, análisis de ondas sísmicas e Uwestigacih espacial. Se usan en foma limitada y su
mwdado taffibh
é~ pe-qdla dtMds. a SI a l b pmiu. Una medida u t k d a para evaluar mmputadoras, es su capacidad para ejecutar cierta cantidad de operaciones de punto flotante por segundo, que se denomihan fiq. El término meggups se iitilUa para representar millones de flops y gi&ops para representar mil millones de flops. Una supercom-
4
putadora típica tiene un fiempo de ciclo bAsico de 4 a 20 ns. Si el procesador puede calcular una operación de punto flotante por línea paralela cada ciclo, tendrá Ia capacidad de ejecutar de S0 a 250 megaflops, Esta velocidad se sostendria desde el momento en que se produce la prímera respuesta y no incluye el tiempo de i n i c i 6 n de las h e a s paralelas. Za primera supercomputadora desarrollada en 1976 es la Cray-l. Utiliza el procesamiento de vector con 12 unidades fuhcionaIes distintas en paralelo. Cada iinidad funcional estA dividida para p m a r los datos de entrada a trav4s de una línea paralela. Todas las unidades funcionales pueden operar en forma concwnte con operandos ahcenados en una gran cantidad de registros ( d s de 150) en la CPU. Puede ejecutarse una operación de punto flotante sobre dos conjuntos de operandos de 64 bits, durante un ciclo de reloj de 12.5 ns. Esto nos da una velocidad de 80 megaflops durante el tiempo que se procesan Ios datos a travgs de las líneas paralelas. Tiene una capacidad de memoria de cuatro millones de palabras de 64 bits. La memoria se divide en 16 bancos, en donde cada'banco tiene un tiempo de acceso de 50 ns. Esto signfica que cuando se accesan los 16 bancos en forma sirnultanea, la velocidad de transhencia de memoria es de 320 millones de palabras por segundo. La investigacibn acerca de la Cray amplió su supercomputadora a una configumd6n de multipr~cesadorllamada Cray X-MP y Cray Y-MP. La nueva supercomputadora Cray 2 es doce vmás poderosa que la Cray 1 en el modo de p m m i e n t o de vettor. Otro modelo inicial de supercomputadora es la Fujitsu VP-200.Tiene un pmcesador. ewalar y un procesadbr de vector que pueden operar en forma mmrrente. Como en las supercompukadoras Cray, se utiiizan una gran cantidad de registros y de unidades funcionales múltiples para habilitar las operad~mde vector de registro a registro. Existen cuatro lííeas paralelas de ejecucidn en el procesador de vector y, cuando operan en forma simultghea, pueden procesar hasta 300 megafIops. ia memoria principal tiene 32 millones de palabras conectadas a los registros de vector m e h k heas pardehs de carga y almacenamiento. I;a VP-200tiene 83 instrucciones de vedor y 195 instnicdmes escalares. La mEts reciente VP 2MHl utiliza un ciclo de reloj de 3.2 ns y re dice que a su máxima capacidad pude procesar cinco gigaflops.
9-7 Arreglo de procesador SIMD Un arreglo de procesador es un procesador que ejecuta cAlcu1os sobre arre glos de datos grandes. E1 gmino se utiliza para hacer referencia a dos tipos diferentes de procmadores. Un areglo di? procesudor mwcludo es un pmesador auxiliar conectado a una computadora de prop6sito general. Pretende mejorar el de&mpeiIo de la computadora anfitribn en tareas de cdlmilos num&iicose6pecfficos. Un arreglo & proctbtih SlMD (single instruction, multipk data) es un procesador que tiene una orgariizacián de instniecibn dnica, datos múltiples. Manipula matrucciones de vedor mediante miiltiples unidades hciona~esque responden a una instrucci6n común. Aunque ambos tipos de procesadores de arreglo manipulan vectores, su organizaci6n interna es diferenie.
Arreglo de procesador conectado Un tureglo de pmsador conectado ~ t diseñado á como un periférico para una computadora anfitriona convencional y su prop6sito es mejorar el desempefio de la computadora al proporcionar pi'ocesamiento de vector para aplicaciones cientfficas complejas. Produce un alto rendimiento mediante el procesamiento paralelo con miiltiples unidades funcionales. incluye m unidad aritmCtica que contiene uno o más sumadores y multiplicadareb de punto flotante de arquitectura paralela. El usuario puede programar el arreglo de p-esador para que d&cabida a diversos problemas aritm&ticoscomplejos. La figura 9-14 muestra la int&onexih de un arreglo de procesador conectado a una computadora anfitriona. La computadora anfitriona es una computadora comercial de prop6sito general y el procesador conectado es una terminal conectada a una computadora anfitriona. El arreglo de procesador está conectado por medio de un controlador de entrada-salida a la computadora y la computadora lo trata como una interfaz externa. t o s datos para el proeesador conectado se transfieren de la memoria principal a una memoria local mediante un canal de alta velocidad. La computadora de propósito general sin el procesador conectado atiende a los usuarios que Figura 9-14 Arreglo de proeesador conedad0 con compuiadora anfihlona. Computadora de pro*Uom
-
W p a i
*
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k i t d a de wbadagalida
T
,ArregIodep&ador
.
cmezhdo
Memoria de veioddad alta a canal de mmwrh Memonlalocal
350
mParalelismo y praoesamiento de vector necesitan proceqamiento de &tos convenciq~al.El sistema con el procesador conectado satisface las necesidades para aplicaciones aritmt5ticas com-
plejas. A l p o s fabsicantes de procesadores de arreglo conectado ofrecen un modelo que puede conectarse a diversas computadorae anfitridn. Por ejemplo, cuando se conecta a una computadora VAX11, el FSP-lM/MAX de Hoating-Point Sysaumenta el poder de dlculo de la VAX a 100 megaflups, El objetiv~del procesador de arreglo conectado es proporcionar posibilidades de mdpulaci6n de vector a una camputadora convenciar,al a una fracci6n del costo de las supercomputadoras. Arreglo de procesador SIMD Un arreglo de procesador SIMD es una computadora con mUltiples unidades de procesamiento que operan en paralelo. las unidades de procesamiento e s t h sincronizadas para ejecutar la misma operaci6n bajo el control de una unidad común, por lo que proporcionan una organizacidn de flujo de instnicciones ficol flujo de datos m~ltiple(SIMD). Un diagrama de bloque genecal de un arreglo de procesadar se muestra en la figura 9-15. Contiene un conjunto de elementos de procesamiento (PE) idénticos, en donde cada uno tiene una memoria l c a l M. Cada elemento del procesador incluye una ALU, una unidad aritmética de punto flotante y registros de trabajo. La unidad de control maestro dirige las apmaci~nesen los elementos del procesador. La memoria principal se utiliza para almacenamiento del programa. La funci6n de ¡a unidad de control maestro ea decodificar las instrucciones y deteminar &no SS van a ejecutar. Las instrucciones de
pE;I Unidad de mmd maesm
41
U
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11
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m p a i PEn
W
1
Problemas
351
control de programa y escalares se ejecutan en forma directa dentro de la unidad de control maestro. Las instrucciones de vector se transmiten a todos los PE en forma simultánea. Cada PE utiliza operandos almacenados en su memoria local. Los operandos de vector se distribuyen a las memorias locales antes de la ejecución en paralelo de la instrucción. Por ejemplo, consideremos la suma de vector C = A + B. Primero, la unidad de control maestro almacena los iésimos componentes ai y bL de A y B en la memoria local M ipara i = 1, 2, 3, 4, ..., n. Después transmite la instrucción sumar de punto flotante ci = ai + bi a todos los PE, causando que la suma se realice en forma simultánea. Los componentes de ci están almacenados en localidades fijas en cada memoria local. Esto produce la suma del vector deseado en un ciclo de suma. Se usan esquemas de enmascaramiento, con el fin de controlar el estado de cada PE durante la ejecución de instrucciones de vector. Cada PE tiene una bandera que se activa cuando el PE está activo y se desactiva cuando está inactivo. Esto asegura que sólo están activos durante la ejecución de la instrucción aquellos PE que necesitan participar. Por ejemplo, supongamos que un arreglo de procesador contiene un conjunto de 64 PE. Si se va a procesar una longitud de vector menor que 64 conjuntos de datos, la unidad de control selecciona la cantidad correcta de PE que van a estar activos. La unidad de control debe dividir los vectores con longitud mayor de 64, en partes de 64 palabras. El procesador de arreglo SIMD más conocido es la computadora ILLIAC N,desarrollada en la Universidad de Illinois y fabricada por Burroughs Corp. Esta computadora ya no está en operación. Los procesadores SIMD son computadoras altamente especializadas. Sobre todo son convenientes para problemas numéricos que pueden expresarse en forma de vector o de matriz. Sin embargo, no son muy eficientes en otros tipos de cálculos o para trabajar con programas de procesamiento de datos convencionales.
9-1.
9-2.
9-3. 9-4.
En ciertos cálculos científicos es necesario ejecutar la operación aritmética (Ai + B,)(Ci + Di)con una serie de números. Especifique una configuraciónpara realizar esta tarea. Liste el contenido de todos los registros en la arquitectura paralela para i = 1 a 6. Dibuje un diagrama espacio tiempo para una arquitectura paralela de seis segmentos que muestre el tiempo que se necesita para procesar ocho tareas. Determine la cantidad de ciclos de reloj que se necesitan para procesar 200 tareas en una arquitectura paralela de seis segmentos. Un sistema no paralelo necesita 50 ns para procesar una tarea. La misma tarea puede procesarse en una arquitectura paralela de seis segmentos con
382
CAlWüíD NUEVE Paralelismo y procesamiento de vecbr
b
*
9-5. i
9
un ciclo de reloj de 10 ns, 'Determine la ~ a z 6 nde aceleracibn de la arquitectura pardela pam IN tam.¿Cuál es la máxima aceleración que pude C Q I ~ S ~ ~ & M ? L21 arquitectura paralela de la figura 9.2 *e los ,siguientes tiempos de r de la memoria dentro propagaci6n: 40 para los operandosque van a k de los registro Rl,p E,85 ns para la sefía1 que se va a propagar por el mdtiplicador, S mpara la transferencia denb de mR3 y 15 ns para sumar 10s dos n 1 ~ ~ d e n t de r oH. ~ C desl el-tiempomhimo de a& de reloj que -puedeutiihme? b. Un &ana.no paralelo puede ejecutar la misma operaci6n al quitar R3 y 324. cuánta se necesitar&pma m d t i p k y sumar los operandos sin w la arquitectura paralela? c C W e la ademei4nde la .arquitecturaparalela para 10 tareas y vuelva a hacerlo papa 100 tareas. d. ~Cuái es la máxima aceleracibn que puede l v ? Es necesario disekr una Iinea paralela para un multiplicador de punto fijo .gueafecta a dos enteros binarios de ocho bits. Cada segmento contiene varias compuertas AND y un sumador binario similar a un arreglo multiplicador, .como se muestra en Ia figura 10-10. a,,~ C u h t a scompuertas A N D hay en cada segmento y qu6 tamaño de s.umador se necesita? b, ¿Cuántos segmentos hay en la íím? c Si el retraso de propagad6n en eada,segmentoes de 30 ns, ¿cuál es el tiempo pkmedio que se n d t paca multiplicar dos nheros de punto fijo en la'lhea? El retardo de los euatrq segmentos en la &ea paralela de la figura % es el siguien@:t, =SO ns, $i = 30 m, t3= 95 m, y tp= 45 m. El retardo de los registros de interfaz t, ='5 m. a. cuánto tiempo se necesitaría pa- sumas 100 pares de nilmerus en la Enea? b. ~Cbrnopodcmos reducir el tiempo total a aproximadamente la mitad del timp calculado en la parte a? iC&w.Úiaríam^os el sumador de punlo flotante de Enea paralela de la figura 9-6 para sumar 100 nilimeros de punto Elatante Xl+ X2+ X3+ ... + Xlod - Fonnule unzr Unea paralela de instrucciones de &s -tos para una computa$ora. &@fique las operaciones que se van a ejecutar en cada segmento. Expiique cuatro posibles -quemas de circuitería que puedan usarse en una líhk parakla de instrucciones para minimizar la degradaclbn del rendimiento provocada por las instrucciones de transferencia de control del programa. M d w las c w b instnicciones en el prapma siguiente. Suponga que la primera instrucción enipieza en el paso 1 en la ltnea paralela utilizada en la figura 9-8: Especifique cual- opÍddciones se ejecutan en los cuatro segmentas durante el p c o 4. 4
9-7.
9-8,
99.
940.
9-13,
Loaa ADD IWC
STORE
RL+M[3LZ1-RS+R2 H[3331 R3+R3 1 M[31i4]+R3
+ +
Proporcione un ejempb de un programa que produzca un conflicto de dabs en la Knea paralela de tres segmentos de la seccitrn 9-5. Proporcione un ejemplo que utilice carga reardada con la línea paralela de tres segmentos de la seccidn 9-5. Propwcione un ejemplo de un progama que produzca una $rdida por transferencia de control en la línea paralela de tres segmentos de la secci6n 9-5. Proporcione un ejemplo que utilice transferencia de control del programa -dada con la l h a paralela de tm ~gmentosde ia seceibn 9-5. Considefe la muldplicaci6n de d a matrices 40 X 40 utilizando un proc=dor de vecbr. a. ~Cubintostérminos de produeto hay en cada p d u c t o interno y cuántos peoduatos intefnos deben evaluarse? b. cuántas operaciones mdtipliear-sumar se necesitan.para ea!cuhr la matriz del producto? ~Cuintosciclos de reloj se necesitan para procesar un producto interno en la línea paralela de Ia figura 9-12,cuando se usa para evaluar el producto de dos matrices 60 >C #? ¿Cuhntas productos internos hay y cuántos ciclos de reloj se necesitan para evaluar la matriz dd producto? Asigne direcciones a un arreglo de datos que se va a almacenar en la memoria descrita en la Iigura 9-13. Un c&lculade predicci6n del d i requiere 250 mil millones de operaciones de punto flotante. El problema se calcula en una computadora que puede ejecutar 100 megaflops. ¿Cuánto tiempo se necesita para llevar a cabo estos cblculos?
Considere una computadora con cuatro procesadores de punto flotante de arquitectura paralda. Suponga que cada procesador utiliza un cicb de 40 m. ¿Cuánto tiempo se necesita para ejecutar 400 operaciones de punto flotante? ¿Existe una diferencia si se llevan a cabo las mismas operaciones usando un procesador de una sola línea paralela can un ciclo de 10 ns?
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354
-NUEVE
Paralelismo y p-miento
de vector
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ESTE C ~ U O 1ü-1 10-2
le3 104 10-5.
1 10-7
Introducd6n Sumayresta Aigoritmm de mdLipIicaci6n Algoritmos de divisi6n Operaciones aritrnéíicas de punto flotante Unidad ariWerr decimal Operaciones aritméticasdecimal-
Las instrucciones aritméticas en las computadoras diiitales manipulan los datos para producir los resuItados necesarios para la solucibn de problemas computacionales. Estas instrucciones ejeaitan c6lcuIos aritm6ticos y son responsables de la mayor parte de la actividad para el procesamiento de datos en una computadora. Las cuatro operaciones arilmkticas biisieas son suma, resta, multipHtaci6n y dfvisibn. De estas cuatro operaciones básicas es posible formular otras operaciones aritmgticas y resolver problemas científicos mediante mktodm de anUiis numérico. Un procesador aritmético es la parte de una unidad de procesador que ejecuta operaciones aritmkticas. El tipo de d a b que se considera residen en los registros del procesador durante la ejecuci6n de una instruccidn aritmética se especifica en la definición de la instrucci6n. Una instnicci6n aritrndtica puede e s w c a r datos binarios o decimales y en cada caso los datos pueden d a r en forma de punto fijo o flotante. Los niimeros de punto fijo pueden tqresmtar e n k m o fracciones. Los niimeros negativas pueden estar en repremmtaci6n de un complemento de signo o de magnitud de sipo. El pmcesador aritmé!ica es muy simple si sblo se incluye una instrucción de
sumar bhria de punto fijo. Sería mAs complwdo si incluyera las cuatro operaciom aritm&cas para datos binarios y decimales en representaciones de puto fijo y flotante. Cuando nos maeiPlaron a ejecutar las operaciones aritmkticas bisicas aprendimos la representadhn de magnitud de signo. Este conocimiento es vahoso & d o lag operaciones van a implantarse mediante hardware. Sin embargo,el d i h d o r debe,estar fmilidzado por completo con la secuencia de pasris que se van a ,-ir con el fin de ,realizar la operaci6n y lograr un resultado correcto. La solución de cualquier problema que está definida mediante un número finito de pasos de procedrmiento bien definidos se denomina algoritmo. En la seci6n 3-3 se definid un algoritmo para la suma de dos números binaríos de punto fijo cuando los nhneros negativos están en su representaci6n de complemento a 2 con signo. Este es un algoritmo simple, porque para su implantaci6n 9610 necesita un sumador binano paraleb. Cuando los números negativos estin en representación de magnitud con signo, el algoritmo es ligeramente mAs complicado y su implantación requie re circuitos para sumar y mtar, y para comparar los signos y las magnitudes de los números. Por lo general, tin algoriho contendrá: varios pasos de procedimiento que dependen del resultado de los pasos anteriores. U n metodo conveniente para presentar algoritmos es un diagrama de flujo. Los pasas computacionales se especifican en el diagrama de flujo dentm de cajas rectangulares. Los pasos de decisión se indican dentro de cajas en forma de diamante, de las cuales surgen dos o más trayectorias Jternativas,
En este capitulo desamHamos los diferentes algaritmos aritméticos y mostramos el p d i m i e n t a para obtenerlos con hardware digital. Consideramos la suma, resta, rnultiplicaci6n y divisida paza los siguientes tipos de datos:
1. Datos binarios de punto fija en r.epresentaci6n de magnitud con signo. 2. Datos binarias de punto fijo en representaci6n de complemento a 2
con signo. 3. Datos biarios ¿e punto 8flotante. 4 Datos decimales ,en código binario WD).
10-2 Suma y resta , .
Como se mencionb w la seccibn 3-3, &ten tres maneras de representar números binarios negativos de p u b fijo: magnitud con signo, complemento a 1 cun signo o complemento a 2 con signo. La mayoría de las computadoras utiliza la reprem~taci6nde complementa a 2 c m signo cuando ejecutan operaciones aritméticas con enkm. Para operaciones de punto flotante, la myoría de las computadoras usa la representacibn de magnitud con signo
SEcmNlrrL suma y
357
resta
En a t a aemi6n desarrullamos 1w algoritmos de suma y resta para datos representados en magnitud de signo y, una vez más, para datos representados en complemento a 2 con signo. Ea importante wordar que la represmtacibn adoptada para los niunerus n ~ t i v o se s wfiei;e a Ja mpsmtacibn de los M e r o s en los registros antes y después de la ejecuci6n de h ,opefa~i6n aritmbtica. N o significa que no puede usarsg aritmdtiea cpmplementaria en un paso intermedio. Por ejeppl% es conv@mte emplear ,a,ritm$ticacompIementaria cuando se ejecuta iyra operacidn ,deresta con, números en representación de magnitud con signo. Mientras el minuendo y d sustrzyndo iniciales estén en forma de magnitud con sipo, a l igual que la diferencia final, el hecho de que se hayan u~do c o m p M - i t o s en un paso intermedio no altera que Ia representacidn sea en magnitud con signo. para
Suma y resta con datos de magnitud con signo Ia representaci6n de números en magnitud con signo nos resulta familiir
magnitud
porque se usa en los eálculos arihdticos cotidianos. El procedimiento para sumar y restar con papel y. lápiz dos números binarios con signo es simple y directo. Un repaso de este prodimiento ser&útil para derivar el algoritmo de hardware. Representemos la magnitud de los dos números mediante A y B. Cuando los niimeros con signo se suman o restan, encontramos que existen ocho condicioncs diferentes por considerar, dependiendo de los signos y de las operaciones ejecutadas. Estas condiciones se lisbn en la primera columna de la tabla 10-1. Las otras c~lumnasen la tabla muestran la operación real que se va a ejecutar con la magnitud de los núnwms. La Última columna se necesita para evitar un cero negativo, En otras palabras, cuando se restan dos números iguales, el multado debe wr +O y no -O. TABLA 10-1 Suma y resta de niimpros de magnitud de signo
Operación
Sumar magnitudes
Restar magnitudes
Cuando A > B CuandoA < B Cuando A
=
B
algadtmo de sum ( d a )
Los dgoritmos para la suma y la resta se derivan de la tabla y pueden definirse de la manera siguiente (las paiabras dentro de paréntesis deben usarse para el algoritmo de resta): AlgmAtmo de suma (resta): cuando los signos de A y B son idénticos (diferentes), mme las dos magnitudes y agregue e1 signo de A al resultado. Cuando los signos de A y B son diferentes (idénticos), compare las magnitudes y reste e1 nrimero mds pequeño del m6s grande. Escoja el signo de resultado para que w igual a A si A > B o el complemento de signo si A B. Si las d i magnitudes son iguales, wk B de A y haga positivo el signo del resultado. Los dos algoritmos son similares, excepto por la comparación de signo. El procedimiento que se va a seguir para signos idhticos en el algoritmo de suma es el mismo que para s@m diferentes en el algoritmo de resta y viceversa.
hplantaci6n de hardware Para efettuar las d& operaciones aritmLticas con hardware, primero es necesario que los dos n5.mestén almacenados en registros. Sean A y B los dos n h e m s que contienen la magdtud de los nfimeros y A, y B, los dos flip-flops que contienen 1m signos compondienles. El resultado de la operación puede transferim a un tercer registro: sin embargo, eso se puede evitar si el resultado se transfiere a A y A, Por lo tanto, A y A, juntos forman un registro acumulador. Consideremos ahora la impIantaci6n de hardware en los algoritmos anteriores. Primero, se necesita un sumador paralelo para ejecutar la microoperacibn A + B. Segundo, se n-ita un circuito comparador para establecer si A > B, A = 3, o A < B. Tercero, se necesitan dos circuitos sustractores paralelos para ejecutar las micmoperacianes A - B y B - A. Puede determinarse la relaci6n de signo a partir de una compuerta OR exclusiva, con A, y Bs como entradas. Este procedimiento requiere un comparador de magnitud, un sumador y dos sustracbles. Sin embargo, puede encontrarse un procedimiento diferente que requiera menas equipo. Primero, sabemos que la resta puede realizarse mediante complementai. y sumar. Segundo, el resultado de una cornparacidn puede determinarse del acarreo final después de la resta. Una investigación cuidadosa de las alternativas reveIa que el uso del complemento a 2 para la resta y la comparacibn es un procedimiento eficiente que requiere sólo un sumador y un cornplementador. La figura 10-1 muestra un diagrama de bloque de la circuikria para implantar las operaciones de suma y resta. ConsM de los registros A y B y de loa fiipflops con signo A, y B, La resta se realiza al sumar A al complemento a 2 de B. El acarreo de salida se transfiere al flip-flop E, donde puede comprobarse para determinar las magnitudes relativas de los dos ndmeros. el flipflop AVF de sobreflujo de suma contiene e1 bit de sobreflujo cuando
Figura lb1 -are
para suma y mta de magnitud con signo.
se suman A y B. El registro A proporciona otras microoperaciones que pueden necesitarse cuando especificamos la secuencia de pasos en el algoribno. La auma de A y B se realiza m d h t e d siimador paralelo. La salida S (suma)del sumacbr se aplica a la entrada del registro A. El complementador proporciona una salida de B a el complemento de B, dependiendo del estado del control de fiado M. El complementador consta de compuertas OEl exclusivas y el sumador paralelo se forma de circuitos sumadores completoc, como se muestra en la figura 47, en el capíhilo 4. La seiial M se aplica bnbib d aacarreo de entrada del m d m . Cuando M = O, la salida de B se transfiere al humador, el acarreo de entrada es O y la sazida del sumador es igual a la suma A B. Cuando M = 1, el eomphnmto a 1 de B se apfica al sumador, el acarreo de entrada es 1 y la salida S = 1 A + B + 1, Esto es igual a A más el. complemento a 2 de BI lo cual es equivalente a la resta A - B.
+
Algoritmo de Iiardware
EI diagrama de fiuja para e . algoritmo de hardware se presenta en h figura 10-2. Los dos signos A, y B, se comparan mediante una compuerta OR exclusiva, Si la salida de la compuerta es O, los signos son idénticos; si es 1, los sipo5 son diferentes. Para una opaci6n de sumar, signos idknticw dictan que se sumen Ias magnitudes. Para una operación de restar, signos diferente determinan que se sumen las magnitudes. tas magnitudes se suman con una microwperaciSn EA + A + B, don* EA es un registro que combina E y A: 'Elacarreo en E después de la suma, constituye un mbreflujo si es igual a 1. Ei valor de E se transfiere al füpflop AVF de sobreflujo de 6uma. Se restan las dos ma&tudes si los signos son diferentes para una oprakibti de súmr o idénticos para una opera&n de restar. Se restan las
Aritmética de computadoras
CAP~TULO DIEZ
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Sumando en A Adendo en B
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Figura 10-2 Diagrama de flujo para las operacianes sumar y restar. + *f I e, 1 8
magnitudes al sumar A al complemento a 2 de B. No puede ocurrir un . sobreflujo, si se restan los números, de modo que AVF se borran a O. Un 1 en E indica q u A ~ r B y que el número en A es el resultado correcto.' Si este número es O, el signo A, debe hacerse positivo para evitar un cero negativo, Un cero en E indica que A c B. Para este caso es necesario tomar el complemento-a 2 en A. Esta operación puede realizarse con una microo'peración A c A + 1. Sin embargo, consideramos que el registro A tiene circuitos para las microoperaciones de corn~krnentare incrementar, por lo que se obtiene 'el complemento a 2 a partir de estas dos microoperaciones. En
-ON
10.2 Suma y resta
33'61
otras trayectorias del diagrama de flujo, el signo del resultado es igual al signo de A, por lo que no se requiere un cambio en 4.Sin embarga, cuando A < B, el signo de1 multado es eZ complemento de1 signo original de A. Entbnce es n h a r i o camplmentar A, para obtener el signo correcto. El multado final se encuentra m el registro A y su signo en A,. valor en AVF proporciona una indicación de sobreflujo. a vdor fina1 de E es inmaterial.
Suma y resta con datos de compfemmto a 2 con signo La representacidn de mímeros en complemento a 2 con signo, junto con los algoritmos aritm&tlmspara la suma y h mita, ae presentaron en la secci6n 3-3. Se resumen en esta seccidn para una referencia fácil. El bit de la extrema izquierda de un ntlmem binario representa el bit de signo: O para positiva y 1 para negativo. Si el hit de signo es 1, todo el número e n h a ae representa en su forma de complemento a 2. Por lo tanto, 4-33 se representa corno DOlOOOOl y -33 como 11011111. N6tese que 11011111 es el complemento a 2 de OOlOOOO1 y viceversa. La suma de dós números en forma de complemento a 2 con signo consiste en sumar 10s ntímenis con los bits de s i p o tratados de la misma manera que los otros bits en el niimero. Se descarta un acaireo de la posición de bit de signo. La resta consiste en tomar primero el complemento a 2 del sustraenda y despuh sumado al minuendo. Cuando se suman dos númer~sde n dígitoc cada una y la suma ocupa n 1 digitos, decimos que ha ocurrido un cobreflujo. El efecto de un sobrdujo sobre la suma de dos números de complemento a 2 con signo se analiza en la w i h n 3-3. Puede detecta= un sobreflujo al inspeccionar los dos 6 1 ~ 0 acarreos s de la suma. Cuando los dos acarreos se aplican a una compuerta OR exclusiva, se detecta el &reflujo cuando la saiida de la compuerta es igual a 1. La configuración de registros para la implantacih de hardware se muestra en la figura 104. Esta es la misma configuraci6n de la figura 10-1,
+
Figura 10-3 Hardware para s u m a y resta de complemento a 2 con signo.
Complemen*y
sumador paralelo
que los bits de signo no esqn separados del resto de los registros. Nombramos AC (acumulador) al registro A y EiX al registro B. El bit de la extrema izquierda en AC y BR representa los bita de signo de los números. Los dos bits de signo se suman o se restan junto con los otros bits en el complernentador y en el sumador paralelo. Ei flip-flop V de sobrefluja, se activa en.1 si hay sobreflujo. En este caso,. se descarta el a c a m a ~ , ~ salida. E1 algoritmo para sumar y restar dos números binarios en representauh de complemento a 2 con si= se muestra en el diagrama de flujo de Ia figura 10-4. La suma SE obtiene a l siimar el contenido de AC y BR (incluyendo sus bits de signo). B1 bit de sobreflujo V se activa en 1 si la OR exclusiva de los dos iiltimos acarreos es 1).y en casa contrario se desactiva a O. La operacidn de resta se logra al sumar el contenido de AC al complemento a 2 de M,Tomar d c~mplementoa 2 de BR tiene el efecto de cambiar un número positivo a negativo y viceversa. Debe verificarse si ha ocurrido un sobreflujo durante esta operaci6n porque los dos números sumados podrían tener el mismo signo. El programador debe recordar que, si ocurre un sobreflujuI aparwaA un resultado errSm en el registro AC. excepto
Figura I W Algoritmo pata sumar y mstw números en rrprrsentacidn de c~mplemmba 2 con signo,
Al comparar este algoritmo con su contraparte de magnitud con signo, notamos que es mucho m4s sencillo sumar y restar números si se mantienen kis números negativos en su representacidn de complemento a 2. Por esta r d n , las computadoras adoptan esta representacidn, en lugar de la de magnitud con sipo, que nos resulta m8s familiar.
10-3 Algoritmos de multiplicación La multiplicación de dos números binar& de punto fijo en repre~entaci6n de magnitud con signo se hace con papel y lápiz mediante un proceso de operaciones de corrimiento y suma sucesivas. Este proceso se ilustra mejor con un ejemplo numérico.
23
19 -
10111 x 10011
Multiplicando Multiplicador
10111 10111
o m + 00000
IQlf1 437 110110101
Producto
El proceso consiste en buscar primero en los bits sucesivos del multiplicador, el ,bit menos significativo. Si el bit del mdtiplicador es un 1, se copia el multiplicando; de otra manera se copian ceros. Los números copiados en iííeas sucesivas se recorren una posicih a la izquierda a partir del número a n k i ~ r Por . @timo, se s u m a n los números y su suma forma el producto. El signo del producto se determina a partir de los signos del multiplicando y el muitipli~dar.Si son iguales, el signo del producto es positivo. Si son diferentes, el signo del vp@ucto es negativo:
Implantación de hardware para datos de magnitud con signo
Cuando se efectúa la multiplicacián en una computadora digital, es conveniente cambiar un poco el proceso. Primero, en lugar de proporcionar registros para almacenar y sumar en forma simultánea la misma cantidad de números binarios que la que hay en el multiplicador, es conveniente
propordonat un $rimador para la suma de s61o dos números binarios y acumular sucesivamente los productos parciales en un registro. Segundo, en lugar de ejecutar un corrimiento del muItiplicando a la izquierda, el producto parcial se morre a la derecha, 10 qpe & como resultado ia colocacibn del producto parcial y del mulfiplicando en las posiciones relativas requeridas. Tercero, -do el bit correspondiente al multiplicador es O, no hay necesidad de silmar todos los números O al producto parcial porque esto no alterarh su valor. La chuiteria para la multiplieaciSn consiste en el equipo que ce rnuestra en ia figura 10-1 más dos registros. Éstos dos registros junto con los registros A y B se muestran en la figura 10-5, BI multiplicador se almacena en el registro Q y su s@o en Q, El cbntador secuencia1 SC se inicializa al phcipio en un número igual a la cantidad de bi! en el multiplicador. El
(bit a la extrema derecha)
e,
Figura 1D.S Hardware para la operaci6n multipliw.
contador se d e c m n t a mediante 1 despu4s de formar cada producto parcial. Cuando el contenido del contador llega a O, ,se forma el producto y d proceso se detiene. A l principio, el multiplicando e s a en el registro B y el multipücador en Q. La suma de A y B forma un producto parcial que se transfiere al' registro EA. Ei praducto parcial y el muitiplicador se recorren a la derecha. Este corrimiento se representar4 m e d i t e el enunciado shr EAQ para designar el corrimiento a la derecha que se muestra en la figura 10-5. El bit menos significativo de A se recorre a la posición m8s significativa de Q, el bit de 4.- E se recorre dentro d e n l ap'bsieión mbs sigriificativa de A, y O se recorre m dentro de E. Despues del corrimiento, un bit del producto parcial hace lo - -G u d s m o dentro de Q,xecorriendo los bits del multiplicador una posición a la derecha. De esta manera, el fiip-fiop a la extrema derecha en el registro Q w d representado mediante Qw contendr2i el bit del rnultiplicador, el mal ea el que debe inspeccionarse despues.
'*
* F O
Alg[~rítmode hardware
'La figura 1 0 4 es un diagrama de flujo del algoritmo de multiplicaci6n en "'hardware. Al principio, el multiplicando está en B y el multiplicador en Q.
B, y Qw respectivamente. Se comparan los signm y A y Q se activan para que correspondan al signo del producto, IwF ya que se almacenará un producto de doble Longitud en los registros A y Q. Los registros A y E se borran y el contador -m&l (SC) se inicializa en un ntímero igual a la cantidad de bits del multiplicador. Aqui wamos Y' mnoidemndo que los operandm se tmnsf~rena los registros de una unidad de lh memoria que tiene palabras de n bits. Como un operando debe almacenaSus signos correspondientes estdn en
5 '
Figura lM Diagrm de flujo para la qxmci6n' multiplicar.
con su signo, un bit .de. la palabra lo ocupar4 el signo y la magnitud
consistirá en n - 1 bits. Qespu&s de la iniciailiza~ib~ se prueba el bit de orden inferior del multiplicador en Qa.Si es un 1, el multiplicando en 8 se suma al producto parciai p-te en A, Si es un O, no ee hace nada. Dsspués, se ejecuta un commiento a la derecha en el registroJAQ una ~ez,para formar el nuevo producto pareial. Se decrementa ei contador secuencia1 en 1 y se comprueba su nuevo valor. Si diferente de O, el proceso se >repitey se forma un nuevo pxoduct~p a h l .B1p m c se ~ detiene ~ mando SéI = O. Nótese que el producto parcial formado en A se recorre d e n b de Q un bit a la vez y, eventualmente, sustituye al multiplicador. El pducta*finalest6 disponible
en A y Q, donde A contiene )os bib mas significativos y Q contiene los bits menos significawos. El ejemplo nmbrico anterior se repite en la tabla 10-2 para hacer m8s claro eI pracesa de mdt~plicacibncon hardware. El procedimiento sigue los pasos delineados en la tabla de flujo. -B.LA
'.
10-2 EjempIo numérico para multiplicador binario
MultiplIcaduren Q Qa= 1; Eum, E Primer producto pardal 'Etac01 EAQ a lq derecha Q. = 1; sumar B -doproaucto . Recorrer EAQ a la!derecha Qa = @RecorrerEAQaladefecha Q, = O; Recorrer EAQa laderecha Q.=l;mmarB. Quintopd~parciaI &mmx EAQ a la derecha Prod~ct~ final en AQ = 0ll01i010l
Aigoritmo de multiplicacibn de Booth El al8oritmo de Booth proporciona un procedimiento para multiplicar enteros binarios en representaci6n de complemento a 2 con signo. Opera con base en que las series de números O en el multiplicador no requieren suma, sino &lo corrimiento y ue una S& de digitos 1 en el multiplicador de una ponderación de bit de 21a una ponderaci6n T puede katarse como 2 2m. Por ejemplo, el número binario O01110 (+14) tiene una serie de digitos 1 de $ 2' (k = 3, rn = 1). Ei n~mer~i puede como 2h1 - 2"' = 2' -' 2 = 16 - 2 = 14. Por lo tanto, Ia multiplicación M X 14, donde M es el multiplicando y 14 el muitiplidr, ppuede d i z a como ~ M X 2' - M x 2'. Como d t a d o , el producto puede obtenal ejecutar el corrimiento del multiplicando binarío m cuatro veces a la izquierda y cesta una vez M recorrido a la izqukda: Como en todos los q u e m a s de multiplicaci611,el aigoritma de Booth r e q u i e un examm dé losqbits del multiplicádor y ejecutar un corrimiento del producto patciaI. Antes del corrimiento, puede sumarse el muItip1icando al producto parcial, restarse.odejario sin cambio, de acuerdo con las siguien-
+
-te6
1. El multiplicando se resta del producto parcial cuando se encuentra el primer 1 menos swcativo en una serie de digitos 1 en el multiplicador.
2 El multiplicando se suma al producto parcial cuando se encuentra el primer O (siempre y cuando exista un 1 anterior) en una serie de dígitos O en el multipIicador. 3. EI producto parcial no cambia cuando el bit multiplicador es idéntico al bit multiplicador anterior.
El algoritmo funciona para multiplicadores positivos o negativos en repmtaei6n de complemento a 2 Esto se debe a que un rnultiplicador negativo temtixia c m una serie de dígitos 1 y a que la Ciltima operacidn será una resta de la ponderaci6n adecuada. Por ejemplo, un multiplicador igual a -14 se reprem~taen complemento de nlmeros 2 como 110010 y se trata como -z4 + 2' - 2' = -14. La implantaddn de hardware del algoritmo de Bmth requiere la configuración de registros que se muestra en la figura 10-7. Esto es similar a la figura 105, excepto en que los bits de signo no están separados de1 resto de los registros. Para mostrar esta diferencia, renombrarnos los registros A, B y Q,como AC, BR y QR, respectivamente. Q, representa el bit menos significativo del multiplicador en el registro QR. Se conecta un flip-flop extra Q,, a Q R para facilitar urm ddble hspecci6n de bit del multiplicador. El diagrama de flujo para el algoritmo de Bwth se muestra en la f i r a 10-8. AC y el bit extra QM1se inicializa a O y el contador secuencia1 SC se inicializa en un niimero n, igual a la cantidad de bits en eI rnultiplicador. Se inspeccionan los dos bits del multiplicadar en Q,y en QW1.Si los das bits son iguales a 10, significa que se ha encontrado el primer 1'en una serie de ellos. Esto requiere una resta del multiplicando del producto parcial en AC. Si los dos bits son iguales a 01, significa que se encontró el primer O en una serie de Figura 10-7 Hardware para el algosirno de Booth.
368
CAP~~VLO D~EZ Aritmética de computadoras
Multiplicar
Multiplicando en BR
C-) Figura 10-8 signo.
~igoritmode Booth para rnultiplicaci6n de números de complemento a 2 con
SECCI~N1@3
Algoritmos de multiplicación
369
ellos. Esto requiere la suma del multiplicando al producto parcial en AC. Cuando los dos bits son iguales, el producto parcial no cambia. No puede ocurrir un sobreflujo porque la suma y resta del multiplicando siguen una a la otra. Como consecuencia, los dos números que se suman siempre tienen signos opuestos, una condición que excluye un sobreflujo. El siguiente paso es recorrer a la derecha el producto parcial y el multiplicador (incluyendo el bit Q,,+3.Esta es una operacibn aritm6tica de corrimiento a la derecha (ash) que recorre AC y QR a la derecha y deja sin cambiar el bit de signo en AC (véase la sección 4-6). El contador secuencia1 se decrementa y el ciclo computacional se repite n veces. Un ejemplo numérico del algoritmo de Booth se muestra en la tabla 104 para n = 5. Presenta la multiplicación paso por paso de (-9) X (-13) = + 117. Nótese que el multiplicador en QR es negativo y que el multiplicando en BR también lo es. El producto de 10 bits aparece en AC y QR y es positivo. El valor final de Q,+l es el bit de signo original del multiplicador y no debe tomarse como parte del producto. TABLA 10-3 Ejemplo de multiplicación con el algoritmo de Booth
1 O 1 1 O 1
Inicial Restar BR
ashr ashr Sumar BR
ashr ashr Restar BR
ashr
Arreglo multiplicador Comprobar los bits del multiplicador uno a la vez y formar productos parciales es una operación secuencial que necesita una secuencia de microoperaciones de suma y corrimiento. La multiplicación de dos números binarios puede hacerse con una microoperación mediante un circuito combinatorio que forma los bits del producto todos a la vez. Esta es una manera rápida de multiplicar dos números porque sólo necesita el tiempo para que las señales se propaguen a través de las compuertas y formen el arreglo de multiplicación. Sin embargo, un arreglo multiplicador requiere una gran
cantidad de compuertas y, por esta d n , .no resutí6 costeable hasta el d e d o de los circuitos integrados. Para observar c6mo puede implantarse un arreglo multiplicador con un c i ~ u i t ocombinatorio consideremos la multiplicaci6n de das números de 2 bits, como se muestra en la figura 10-9. Los bits del mu1tiplicando son bf y & los bib del,multiplicadoi!son al y a. y el producto es CH~CO. El primer producto parcial se fonna al multiplicar s10 por blb& La muitiplicaci6n de das bits y b, produce un 1 d los dos son dígitos 1; de otra manera produce un O. Esto es idhtico a una operacih AiND y puede loparse con una compuerta AND. Como se muestra en el diagrama, e1 pI;mer producto parcial se foma mediante dos compuertas M.El segundo producto parcial se forma al multiplicar al por bxboy se korre una posicihn a la izquierda. Los dos productos parciaies se suman con dos circuitos semisumadores (HA). Por lo general, hay más bits en los productos parciales y será necesario utilizar sumadores completos para producir la suma. N6tese que el bit menos significativo del producto no tiene que seeomc un s m d o r porque estA formado por la salida de la primera compuerta AND.
E3
Figura lO.9 Arreglo muiüplicador 2
X 2 bita.
Puede construizsse un muJkiplicador binario de circuito combinatorio eori m á s b h en una forma h i l a r . A un bit del multiplicador se aplica la función AND con cada bit del multiplicando en tantos niveles como bits ~ieexistmen el multiplicador. La salida binaria en cada nivel de las compuertas ) b A N D se suma en paralelo con el producto del nivel anterior para -formar un nwyo,p d w b .parcial. Ei 6 1 t h ~nivel da el producto. Para los a-iflfm bits del mdtipbador j y h bits del multiplicando k necesitamos j x k m
"""
,
cl
c2
-
compuertas AND y-Cj sumadow de.$& para &tener un producto de j + k bik Coma -do ejemplo,, mnsidesemos m chuitb md tiplicador que m d t i p h un n h r o bharb de cuatro bits con un número de tres bib. Repxle~~ntem el multiphando mediante b&&lbo y d,multiplicador mediante a f l y p Como k = 4 y j = 3, naesitamoe 12 compuertas AND y doe sumadores de4 bib p m ,lograr prudwto de siete bita. El diagrama lógico del multiplimdox se muesm en la fipca 10-10.
10-4
Aigoritmos de división
La divhi6n de dos números b i r i o s de punto fijo en representación de magnitud m signo se hace con papel y lápiz mediante un proceso de
Jal
operaciones de comparar, corrimiento y resta sucesivas. La división b i r i a es m6s sencilla que ia divisi6n decimal parque los dígitos del cociente son 1 o O y no hay necesidad de estimar &tas veees cabe el dividendo del producto parciaJ. dentro dd divisor, El proceso de divlsión se ilustra mediante un ejemplo numérico en la figura 10-11. El divisor B consta de cinco bits y el dividendo A de diez bits. Los cinco bits más signX1cativos del dividendo se comparan con el divisor. Como el n h e r o de S bits es menor que El, probamos de nuevo al tomar los seis bits mds significativos de A y comparar este nh-mo con B. El nhmm de 6 bils m mayor que B, por lo que colocamos un 1,para e1 bit del d e n t e en ia sarta pici6n arriba del dividendo. Despub a recorre el divisor una vez a la derecha y se resta del dividendo. La diferencia se denomina residuo parcial porque la división podb habeme detenido aquf para obtener un cociente de 1 y un miduo igual al residuo parcial. El prmesb contuiaa al comparar un residuo parcial con el divisor. Si d residuo parcial es mayor o jgual que el divisor, el bit del cociente es igual a 1. Después se recorre el divisor a la de& y se resta del residuo parcial. Si el miduo parda es menor que el divisor, el bit del cociente es O y no se neeecita una resta. En cualquier caso el divisor se recorre una vez a la derecha. Ndtese que el resuhado proporciona un cociente y un residuo.
Dividendo A 5bits¿eA
R&d~ocB;ín~ucirOenQ;rrcwrerBabdcxefha
Residuo2 S bcm&Bab~ymtux;introducir~enQ Rgiduo < B;introdudrOmQ
R d d w Rnal Divisor Ejemplo de divisih binatia.
knpluit.ei6n de Hardware para dato; de magnitud con signo Cuando = efectúa la divipi6n en una computadora digital, es conveniente cambiar el proceso ligeramente. ~n lugar de ejecutar un corrimiento sobre el divisor a la derecha, e1 dividendo o residuo parcial se recorre a la izquierda, con lo que se dejan los dos n b e r o s en h posición relativa
I
II
requerida. La resta puede loparse a l sumar A al complemento a 2 de B. h p d s la información acerca de las magnitud= relativas está disponible a partir del a w m ñnal. La c'lreuiteda para implantar la operaEi6n de división es iddntiea a la que se requiere para la multiplicación y constas de ius componentes que se muestran en h figura 10-5. Ahora se ejecuta. un commiento a la izquierda d registro EAQ cuando se inserta un O en Q, y se pietde e1 valor anterior de E. El ejemplo numérico se repite en la figura 10-12 para hacer mais c b el proceso de divisi6tr p"puestci.~El divisor se almacena en d registro B y el dividendo de dable IongituB se alniaeena en los regis- A y Q El dividendo se recorre a la izquierda y el divisor se resta al sumar su valor de complemento a 2. La información acerca de la magnitud relativa está dispe nible en E. Si E = 1, s i g d b que A 2 B. Un bit de cociente 1 se inserta en Q,, y el residuo parcial se recorre a la iquieda para W t i r el proceso. Si E = O, esto significa que A < B por lo que el cociente en Q, se queda como O (insertadv durante el corMento). Después el valor de B se suma para Figura 1W Ejemplo de divisi&n&b
DivisorB.= 1,000.1,
DMdenda B
Al MQ Sqmr B +1 E=l shl EAQ
aunar$ + 1
En 1 m Q n = l
EAQ
Sumr B + 1
E = D;'dejarQ=O Sunriir 8 Resta&t*siduo Bh' UQ SmqrS + X
E= 1
m i z a r Qm= 1
d,MQ &imatB+i E=Od+Qn=o Sumar B
RWF
residuo NoconaidemE k i d m en A: -en@
con hardware digital.
8 + 1=01111
-,
restablecer el residuo p d l en A a su valor previo. El residuo parcial se recorre a la izfierda y d p n se repite una vez m68 hasta que se forman todos los bits del miente. Nótese que, mientras el residuo parcial se kcorre a la izquierda, también se recorren los bits del cociente y, después de cinco corrjmientw, el d e n t e esti m Q y el residuo final en A. Antes de mostrar el algoritmo en forma de diagrama de flujo, tenemos que considerar el signo del resultado y una posible condici6n de sobreflujo. Ei signo del cociente se determina a partir de los sipm de1 dividendo y del divisor, Si los dos signos son iguales, el signo del cociente es mAs. Si son diferentes*el signo es menos. El signo del residuo es igual al signo del
dividendo.
Sobreflujo al dividir
a
La operacición de divisibn puede dar como resultado un cociente con un sobrefiujo. Esto no es un problema -do se trabaja con papel y Upiz, pero es crítico cuando la operacibn se implanta con hardware. Esto se debe a que la longitud de los registros es finita y no contendri un nSimero que exceda la longitud estándar. Para observar esto, consideremos un sistema que tiene registros de 5 bits. Utiharnos un registro que contenga el divisor y dos registros para contener al dividendo. A partir del. ejemplo de la figura 10-11, notamos que d cociente estar& formado de seis bits si bs c h bits m á s significativos del dividendo constituyen un nSunero mayor del divisor. El cociente se va a almacenar en un registro estándar de 5 bits, por lo que el bit de sobteflujo requerirá un flipfhp ext.ra para almacenar el sexto bit. Esta condición de sobreflujo al dividiu d e b evitarse en operaciones de computadora normales, porque todo el cociente ser4 demasiado largo para transferirse a una unidad de memoria que time palabras de longitud esthdar, esto es de la misma longitud que los registros. Deben incluirse provisiones para asegurar que se detecte esta condici6n ya sea por la circuitería o programaci6n de la computadora, o en una combinaci6n de las das. Cuando el dividendo es dos veces más largo que el divisor, puede definirse k condicidn para un sobrefiujo de la manera siguiente: ocurre una condición de sobreflujo al dividir si la mitad de los bib de orden superior del dividenda constituyen un número mayor que o igual al divisor. Otro problema asociado con la divisibn es que debe evitarse UM dhisibn entre cero. La co$ición de sobreflujo al dividir tambih cuida esta condici6n. Esto ocurre porque cualquier dividendo ser4 mayor o igual al divisor, el cual es igual a cero. Por lo general, se detecta la mndici6n de wbreflujo cuando se activa un flip-flop -al. Lo llarnacemos un flipflop de sobreflujo al dividir y lo titularemos DVF. La apadci6n de un sobreflujo al dividir puede manejarse de diveraas maneras. En d p a s computadoras, es reqponsabiiidad de los programadocomprobar si D W está activo después de cada instrucci6n de dividir. Después se puede llamar a una subrutina que tome una medida c o d v a ,
como poner una nueva escala a los datos para evitar el sobreflujo. En algunas computadoras antiguas, la aparici6n de un sobreflujo al dividir detenia la computadora y esta condición se denominaba d e t m d n al dividir. Detener la-operaciónde la computadora no es recomendabl&porque consume tiempo. En la mayoría de las computadoras el p r m ~ e n t ose basa en proporcionar una solicitud de interrupción cuando M establece DVF. La intempcibn hace que la computadora suspenda el programa achiaI y se ilame a u m rutina de servicio que tome una medida correctiva. La medida comctiva m& comfm es quitar d programa y escribir un mensaje de error explicando la M6n por la que nocpdra completarse el programa. Después es responsabilidad del usuario que escribid ei programa volver a fijar la escala de los datos o tomar cualquier otra medida correctiva. b mejor manera de evitar un sobreflujo al dividir es usar datos de punto flotante En la d 6 n 10-5 veremos que un desbordamiento al dividir puede manejarse con mwha d e z si los números e s a en su represmtadbn de punto flotante.
Algoritmo de hardware El algoriímo para dividir en hardware sis muestra en el diagrama de flujo de La f g w a 10-13.El dividendo está en A y Q y d divisor en B. El signo del resulta& se transfiere a CS, para que sea parte del'cociente. Se inicializa una constante dentro del contador secuencia1 S@ para especificar la cantidad de bits en el cociente. Como en la mdtiplicaci&n,consideremos que los operandos se transfieren a los registras de una unidad úe memoria que tiene palabras de n bits. Como un operando debe almacon su signo, se ocupará para el signo un bit de la palabra y la magnitud mnstard de n - 1 bits. Se prueba una condici6n de sobreflujo al restar d divisor en B de la mitad de los bits del dividendo almacenados en A. Si A 2 3, se activa el fip-flop DVF del sobreflujo al dividir y la,operacibn se termina en h a prematura. Si A 3, no ocurre un sobreflujo al dividir, por lo que el valor de1 dividendo se restablece al sumar E a A. La divigih de las magnituh comienza al ejecutarse un corrimiento del dividendo en AQ a la izquierda con el bit de orden superior recorrido a E. Si el bit recorrido dentro de E 1, sabemas que EA > B, por 10 que EA consta de.un d@to 1 seguida de n 1 bita mientras que B consta &lo de n - 1 bits. En este caso, B debe restarse de EA y debe insertarse un 1 eri Q, para el bit del cociente. Como el registro A no alcanza el bit de orden superior del dividendo (e1 cual mtá en E), su valor es EA - r"'. Sumar este valor al complemento a 2 de'$ da como wdtada:
-
E1 acarreo de esh suma no se transfkra a , E si &seamos que E permanezca en 1.
Operación diiHdir
J
nlvfdir magnltudw L
1
Q, -4e4
SC+n
-1
ghl
EAQ
=o
lr
=1
EA+A+8+1
A+A+B+I
EA+A+~+I =1
=O
A>B
,
A
Y EA + A + & DYF+ 1
tf
YA>B
1 f
&+r
Ei4*A+B
DVFtO
4
t
I
SCtSC- 1 A
=O SC
-7L -&-
PIN (dlvidlr e-@)
+o
en 8,ei d u o
figura f 0-13 üiagrarna de flujo pam la operaci6n dividir.
.Si la operaci6n de corrLninto a la izquierda inserta un O dentro de E, w resta el divisor al sume su valor de ,complemento a 2 y el acarreo se transfme a E. Si E = 1, significa que A 2 B, por lo tanto Q,, se activa en 1. Si E = O, significa que A B, y el número original e =tabla al sumar B o A. En el último caso, dejamos un O en Q, (el O w insertó durante e1 corrimiento). &te proceso se repite una vez más con el registro A que contiene el residuo parcial. -u& de n - 1 veces, la magnitud del cociente se fonna en el registro Q y el rksiduo se encuentra en el registro A. El signo del
SECU6N 105 Operacimes aribdlkas de punto flotante
377
cociente es@ en Q, y el signo del residuo en 4es igual al signo origind del
dividendo. Otxos aigorlhnos &toda
de
~fahiecitrrknto &todo
&
comparad6ny no ~stablecttn iento
Ei mdtodo de hardware que r e acaba de describic se denomina mdtodo de wsfableeinihto. b razdn de este nombre es que se mtablece el residuo pardal al sumar el divisor a ia diferencia negativa. Hay disponibles otroe dos m6todm para dividir númefos. El d t d o de mrnparadn y el m h d o de m r&f&k&kzfo, En el d t o d o de cmmparaa6nl A y B se comparan antes de la operaci6n de resta. Después, si A r B, se resta B de A. Si A < B no se hace nada. El residuo parcial se recorre a la izquierda y Ios nifmeros se vuelven a comparar. La comparaci6n puede determinarse antes de la resta al inspeccionar el acarreo final del sumador paralelo antes de su transferencia al registro E. En el metodo de no m establecimiento, B no se suma si la diferencia es negativa pero, en lugar de eso, se recorre a ia izquierda la diferencia negativa y después se suma B. Para apreciar por qué es posible sta, concidexlemos el caso en el cual A 2: B. A partir del diagrama de flujo en h figura 9-11, notamos que las operadona ejecutadas son A - B + B; esto es B se resta y después se suma para restablecer A. Durante el siguiente ciclo, este número se recorre a la kquierda (o se multiplica por dos) y B ce vuelve a restar. Esto da 2(A 0 + B) - B = 2A - B. Este d + d o se obtiene en ei mgtodo de no restablecimiento al dejar como esta A - B. En el siguimte ciclo, el número se recorre a la izquierda y B se s m para dar 2(A - B) + B = 2A - B, lo cual es igual que el ejemplo anterior. Por lo tanto, en el m&todode no restablecimiento, B se resta si el vaior anterior de Q,era un 1, pero se suma si el valor anterior de Qnera un O y no se quiece un resfabbiertto del residuo parcial. Este proceso ahorra el paso de suinar el divisor si A - B, pero quiere una 16gica de controI especial para mordar el resultado anterior. La primera vez que se morre d dividendo, debe miam B. Tambih, si el atimo bit del cociente es O, residuo parcial d e k x e s t i i b h para obtener el residuo parcial correcto.
10-5 Overaciones aritméficas de vunto flotante
enum'adu de
dechneidn
Muchos lenguajes de programacibn de alto nivel tienen una opcibn para especificar números de punto flotante. La manera más común es especificarlos mediante un enunciado de dechaci6n real, en oposici6n a números de punto fijo, I o s cuales se especifican m e d i t e un enunciado de declaración mfem. Cualquier computadora que tenga un c~mpiladarpara el lenguaje de prognimatl6n de aIto nivel debe tener Ia posibilidad de manejar operaciones aritmdticas de punto flotante. Con mucha f m e n c i a se incluyen las operaciones en la brcuikrb uiferna. Si no hay circuitei-ia disponible para las operacionés, el compilador debe diseña* con un paquete de subrutinas de
pmto flotante. Aunque el'M o de programas es m8s caro, el que R incluye en la mayoda de las computadom es mucho más eMmk que el método de ptoa.ramas y la QKuiWa de punto flotante sólo se omite en las muy pequeñas.
Consideracionesbásicas La reprwntacih-de datos de pmto flotante se introdujo en la sección 3-4. Un númera de puto flotante en los .registros de la computadora consta de dos partes: una mantisa m y un exponente e. h s dos partes r e p m t a n un n b e m obtenido de multiplicar m v e m una iafz r elevada al valor de e; par l0Jtanto:
-.
-
-.--T.
-
m x f m&-
qwbwros h mantisa pwde ser una fraccioii o ün 'itero. ia posicidn del punto de base y el valor de la base r se asumen y no se inciuyen en los registros. Por ejemplo, consideremos una t"prsentaci6n de fracci6n y una raíz de 10, el con m = 53725 y e = 3 y n i u n a dechal 537.25 se r e p m t a en un se interpreta parsi t'epmsmtoir el número de punto flotante: .53m x 109.
'la
dc
Un nfimero de punto flotante se normaliza si el primer número m8s si@ficativo de la mantisa es diferente de cero. Re esta manera, la mantisa contiene la entidad máxima posible de clígitps significativos. Un cero no puede nomalizarse porque no tiene un d@to diferente de cero. Se T e p e senta en punto Botpnte mediante Lodos O en La mantisa y en el exponente. La repmsentaci6n de punto flotante aumenta el rango de números que pueden alojarse en un regrstro dado. Concideranos una computadora con palabras de 48 bits. Como debe reservarse un bit para el signo, eI rango de los mímeros ente. de punto flotahte ser&1(F- 11, lo cual es aproximadamente. +1014. Los 48 bits pueden usarq para rep-tar un número de punto flotante con 36 bits para la mantisa y 12 para e1 exponente. Al considerar la repmtaci6n de fracci6n para la mantisa y a l tomar 10s dos bits de signo en consideraci6n, el de niimeros que pueden alojarse es:
&te n-em se deriva de una fracci6n que contiene 35 n~meros1, un expon&& de 11 bit6 (excluyendo"susigno) y el hecho de que 2" - 1 = 2047. EI númep m8s grande que puede alojarse S aproximadamente.10'7 el'cual es un n m muy granida La mantisa puede alojar 35 bits [excluyendo el signo) y si se considera como un entero puede almacenar un número tan grande cdmo ( p - 1). Esto es aproximadamente igual a lo1', el cual es equivalente a un número dechal de diez dígitos.
'
S E C C I1 ~M Operaciones aritméii~asde punto flotante
379
Las computadoras con longitud- de palabras m á s cortas utilizan dos pdabras para rep-tar un número de.punto flotante. Una micm wmputadora de 8 bits puede utilizar cuatro palabras para representar un ndmera de punta flotante. Se reserva una palabra de ocho bits para el exponente y los 24 bits de las otras tres palabras se utilizan para la mantisa. Las op-er&neg aritmficas con ni'tneros de punto flotante son miís campUca¿as.,que con niuneras de punto fijo, y su ejmci6n requiere más tiem~oy un hardware más complejo, Fara sumar o restar dos números, primero es necesario alinear el punto de .base, porque las partes de los o m8s
exponentes deben v o l v a iguales antes de sumar o restar las mantisas. El alineamiento se ejecuta al alinear una mantisa mienhs se ajusta su expw nente, hasta que es igual al otro ,exponente. Consideremos la suma de los siguientes n6meros de punto flotante:
+ .lS0000 x 10-' /,
Es necesario que los dos exponentes wan iguales antes de que puedan sumarse las mantisas. Podemos recorrer el primer número tres posiciones a la izquierda o el segundo número tres posiciones a la derecha. Cuando se almacenan las mantisas en registros, el corrimiento a la izquierda produce una perdida de los d í g i h s mAs significativos. El corrimiento a la derecha p d u c e una pérdida de b dígib ms ~ L v o sEl. segundo m6todo es preferible porque &lo reduce la exactitud, en tanto que el primer mktodo puede producir un e-, El pr~edimientode alineamiento usual es recorrer a la derecha la mantisa que tiene el exponente d s pequefio una cantidad de lugares igual a la dihmcia entre los exponentes. Despuds de que se hace estu, puede sumarse la mantk: ,
Cuando se su* dos mantisas normalizadas, la suma puede contener un dfgito de sobrefiujo. Un sobreflujo puede col'rregirse con facilidad, al recorrer la suma una vez a la derecha e incrementar el exponente. Cuando se restan dos nheros, el resdtado puede hhtener una mayoría de nheros O significativos, como se muestra en el siguiente ejemplo:
Se dice que un número de punto flotante que tiene un O en la posicibn m8s
significativa de la manb, tiene un s~breujoinziw50. Paxa nomializar un número que contiene un sobreflujo inverso, es necesario recorrer la mantisa a la izquierda y decrementar el exponente hasta que aparezca un digito diferente de cero en 1s primera posicih. En el ejemplo anterior, es necemrio recorrer a la derecha das veces para obtener X lo3. En la mayoría de las computadoras, se ejecuta un pmdimienb de nomalizaci6n despub de cada operacibn para asegurar que todos lw resultados est2in en su forma normahada. La multiplicacibn y la divisi611 de punto flotante no necesitan un alineamiento de las mantisas. Puede formarse el p d u c t o al multiplicar las dos mantisa~y sumar los exponentes. La divisi611se realiza al dividir las mantisas y restar los exponen&. Las operaciones ejecutadas con las rnantisas son las mismas que con los números & punto fijo,por b que los dos tipos pueden compartir los mismos registros y circuitos. Las operaciones ejecutadas con los exponentes son comparar e incrementar (para alinear las mantisas), sumar y restar @ara multiplicar y dividir) y decrementar (para nomalizar el resultado). El e x p nente puede qresentflrse eri cualquiera de las tres formas siguientes: magnitud de * o J magnitud de complemento a 2 con signo o complemento a 3 con signo. Un cuarto tipo de q m t a c i 6 n que se emph en muchas de las computadora~se conoce como exponente polarizado. En esta representacibn, se eviQ que el bit de signo sea una entidad -arada. La polarbación es un n~ímero positivo que se suma a cada exponente mientras se forma el número de punto flotante, para que internamente todos los exponenles sean positivos. El siguiente ejemplo puede hacer m8s claro @te tipo de representaciones. Consideremos un exponente que varía de -M a 49. internamente, se representa mediante dos *tos (sin signo) al sumarle una polarizaci6n de 50. H registro del exponente contiene el número e + 50, donde e es el pxponente real. De esta manera, se representan los exponentes en los registros como números positivos en el rango de 00 a 99. Las exponentes positivos en registros tienen el rango de números de 99 a SO. La resta de 50 prupocciona los valares positivos de 49 a O. Los exponentes negativos se representan en los registros en el rango de 49 a 00. La mta de 50 proporciona los valores negativos en d rango de -1 a -50. La ventaja de los exponentes polarizados es que &lo contienen n ú m ras positivos. Por lo tanto, es m8s senciUo comparar su magnitud relativa sin preocuparse por sus signos. Como consecuencia, puede utilizarse un comparador de magnitud para apreciar ia magnitud relativa durante el alineamiento de la mantisa. Otra ventaja es que el exponente polarizado miis pequeño posible contiene sólo números 0. De esa manera la representacibn de punto flotante de O ec una mantisa O y el exponente mAs pequeño posible. En hs eje+s anteriores, utiiizamoe niuneros decimal- para mostrar algunos de los conceptos que deben comprenderse cuando se trabaja con
SECCI~N10s
Operaciones arihn6ticas Be punto flotante
38!l
nameMs de punto flotante Es obvib que 1- mismos conceptos se aplican tambih a lm Mmerqs bhrim. Los dpitmos d&arrollados en esta sección son para n h m binarioa. La ari&& dkcirnal de computadora se analiza en la m i b n siguiente, '
C o ~ ~ a c i de 6 nregistros La confi'gurahón de re!ghtros para operaciones de punto flotante es muy similar a la dmrita para operacioaes de punto fijo. Como %la general, para procesar hs m h s se usan. 1 o miamos ~ regfstros y el mismo sumador para bs operaciones de punto fijo. La diferencia estftba en la manera m que se manejan lbs exponentés. La org&aci6n de registros para operaciones de punto fiotante se muestra en la figura 10-14. Existím €res registros, BR, AC y QR. Cada registro & subdivide en dos pattes. Ln parte de la mantisa time los mismos simbolos de letras rnayCiscub que la repmentaci6n de punto fijo. IA parte del exponente utiliza d símbolo de letra m i n h l a eomspondienk.
Rgura 10-14 Registros para
aritméüca~de punto fiotanb.
Se considera que cada número dé punto flotante tiene una m t i s a en representación de magnitud con signo y un exponente polarizado. Por lo tanto, el AC time una mantisa cuyo signo está en A, y una magnitud que está en A. E1 exponente s t A en la parte del' registro r e p m t a d a por el símbolo de la letra a minúscula. Rl diagrama muestra en forma explícita el bit más sigdkativo de A etiquetado mediante Al, El bit en esta p i c i 6 n debe ser un 1 para el número que va a nomializarae. Nbtese que el sfmbolo AC representa todo el registro, esto es, ia concatena96n de A, A y a. De igualmanere, el registro B R s e subdivide en B,, B y b, y QR en Q, Q y q. Un simiador paralelo suma las dos mantisas y t r a d k e el resultado p* a A y el a c a r m a E. Para los exponentes se utiliza un sumador paralelo 7 baseparado. Como los exponentes están pala-dos, no tienen un bit de sipo
*
distinto, pero se repremtan como una cantidad positiva polarizada. Se considera que los números de punto flotante s q tan grandes que es muy remota la posbihdi?d.deun sobreflujo de exponente, y por esta razbn, no se considera un sobreflujo de exponentes. Los exponentes tambikn se conectan a un comparador de magnitud que proporciona ires salidas binarias para indicar su magnitud relativa. El n h á o de la mantisp 1 tomar8 como Una fraccidrz, para que se considere qqe el ,puntobinario reside a la *uierda de la parte de magnitud. La r e p ~ q t a c i 6 neritera para punto fiotatrte pmducqciertos problemas en el establ-ento de escalas, duran@ la multiplicación y la divisi6n. Para evitar es@ problqas, doptamoc una representación de fracciones. 'rcr Se considera que, inicialmente, I a s nfineros de los registros esten .normaliados. Después de cada operaci6n arimi&tica, se normalizad el n suItado, Confome ,a BO, todos los operandos de punto flotante que se '*@-q -,mueven de v a la unidad de memoria estan siempre normalizados. ,
--
!
*
--JW@ a
mlr
'Suma y resta
Durante la suha o resta, los dos operandos de punto flotante estan en AC y en BR, La suma por diferencia S forma en el AC. El algoritmo puede dividirse m cuatro parta consecutivas;
1. Comprobar la p-cia
de ceros.
2. Aiinear las mantims.
3, Sumar o restar las rnantisas. 4. Normalizar el resultado.
No puede normalizam un número de punto flotante que es cero. Si se u c i a este nWiero durante el c3lcul0, el resuitado también puede ser cero. En l u ~ a rde comprobar la presencia de ceros durante el proceso de normalizaci611,wmprobamos Ios ceros en un principio y, si es necesario, se termina el p m . Ihbe realizarse el aíineamienb de las mantisas antes de su operacihn. Después de que se suman o restan Ias mantisas, el resultado puede estar sin normalizar. El procedimiento de nomalizaci6n asegura que el resultado es@ normalizado antes de su transferencia a memoria. El, diagrama de flujo para sumar o restar dos números bmriw de pwto flotante se muestra en la £ i p a D15, Si BR es igual a cero, se termina opaci6n, y ei v&r ea AC es el resultadotado Si AC es igual a cero, transferirnos el c o n W o & BR a ,4Cy, si se van a restar los mhems, Micompk g i e n t w su signo. Si ninguna de los números es igual a cero, procedemos a alinear las rrimths. El mrnpqadqr de mapitud conectado a los exponentes a y b proporciona kes .salidas que indican su magnitud relativa. Si los dos exponentes son iguah, pamms a $ecutar Ia operaci6n aritmética. Si los exponentes son dkentes,,la m a @ b con el exponente menor se dwplaza a la derecha y se
SECCI~N1~
1
Opraciones aritmt5ticas de
383
punto flotante
'
IL
Figura 1&15
Sumri y resta de nhmms de p u t o flotante.
incrementa su exponente. Este pmceso se repite hasta que los dos exponente8 m iguales.
u
La suma y resta de las dos mantisas es idéntica al aigoriho de suma y resta de punto fijo que se presentó en el figura 10-2. La parte de magnitud se suma y se resta dependiendo de la operaci6n y de los signos de las dos mantisas. Si murre un sobreflujo cuando se suman las magnitudes, se transfiere al flipflop E. Si E es igual a 1, se transfiere eI bit a A, y todos los otrcis bits de A se re&rren a la -a. &be intrementarse el expcmenk para mankmer el n W m corredo. En este caso, no puede ocurrir un sobreflujo inverso porque la m a n b original que no se recorrió durante el alineamiento ya estaba en una posici6n normalizada. Si se restaron las magnitudes, el resultado ser6 un cero o podría tener un sobreflujo inverso. Si la manüsa es cero, todo el número de punto flotante en AC se hace cero. De otra manera, la mantisa debe tener al menos un bit que sea igual a P. La m a n b time un sobreflujo inverso si el bit más significativo en la posicidn Al es O. En ese caso, la mantisa se recorre a la izquierda y se d-enta el exponente. Se comprueba de nuevo el bit m Al y el prcceso se repite hasta que es igual a 1. Cuando A, = 1, se normaliza la m a n h y se completa la yeraci6n. b
--_
'
I
1
I
Mdtipliacih La multiplicación de dos números de punto flotante requiere que multipliquemos las mantisas y sumemos ios exponentes. No es necesaria una comparación de exponentes o alineamiento de rnantisas. La multiplicacibn de las manse ejecuta de la misma manera que con el punto fijo para proporcionar un producto de doble precisi6n. La respuesta de doble precisi6n se utiliza en los números de punto fijo para aumentar la exactitud del producto. En el punto flotante, el rango de la rnantk de precisibn única, combinado con el exponate, por lo general es lo bastante acertado para que se mantengan &lo números de precisidn única. Debido a eso, se tomarán juntos la mitad mAs significativa de bits del producto de la mantisa y d exponenk para formar. un pmducto~de punto flotante de precisibn única. El .aIgoritmo de multiplicación puede subdividirse en cuatro partes:
L Comprobar la presencia de ceros. 2. Sumar los exponentes. 3. Multiplicar las mantisasl 4. Normalizar el producto.
Los pasos 2 y 3 pueden hacerse en forma simuItánea si se dispone de suma& separados para las mantisas y los exponentes. En la figura 10-16 se muestra el diagrama de flujo para la multiplicación de punto flotante Se comprueban los das operandos para detemiinar si contienen un cero. Si algún opando es igual a 4 el producto en AC se inicializa
m IM
0peracim-marhndticas de punto flotante
385
m O y la cyemcibn se temina. Si ninguno es igual a O el proceso continúa con la suma deexponentes, El exponente del snultiplicadox está en q y el ssumador está entre los wpomenb a y h Esnwwario ímderir, los exponentes de q a a, sumar los dos exponentes y kansferir la suma a a. C m ambos exponwib se pohriFigura 10-16 Multipliuiuón d e - n w - mde plinto flotante.
Multiplicar manüsa
shl AQ U'@-
1
=1 f
Y
i1
m
386
cwimm~ DIEZ Mhética de.eomputad~ras zan mediante la suma de u n a constante, h suma de exponentes tendrii doble polariaaci6n. El exponente polahdo mrikto para el producto se obtiene al restar el n h e m de pab de la suma. .. La mulkiplicab6n de las mantkshsehace como en el caso del punto fija, ron d producto residiendo en 34 y Q.No puede ocurrir un sobreflujo durante Ia rnultiplicaci6r1, par lo que no es necesario comprobar. N
El producto puede tener un sobrefiujo inverso, por lo que se comprueba el bit d s sipificativo m A. Si es 2, el producto ya está normalizado. Si es O, se recorre a la izquierda la mantisa en AQ y se decrementa el exponente. Nbtese que d o se necesita un corrimiento de nomlizacibn. El multiplicador y el multiplicando estaban nomializados originalmente y contenían fracciones. El operando normaIizado mAs pequeiio es 0.1, por lo que el producto m& pepueiío posible es 0.02. Por b tanto, súlo puede presenkuse un O en el extremo significativo. Aunque .la mitad de orden inferior de la mantisa está en Q, no la tilizamos para el producto de punto flotante. %lo se toma el valor de AC omo producto.
P
Divisi6n
alineamiento de1 dividendo
La divisi611 de punto flotanie requiere que se resten los exponentes y se dividan las mantisas. La divisibri de mantisas se hace como en el punto fijo, excepto que el dividendo tiene una mantisa de precki6n única que se coloca en AC. Recuade que el dividendo de la mantisa es una fracción y no un entera. Para representar enteros, un dividendo de precisión única debe colocarse en el registro Q y debe borrarse el registro A. ~ Q Sceros de A estin a ia i z y d a del punto binario y no son significativos. En representaci611 de fracciones, se coloca un dividendo de pmisión única en el. registra A y se b m a d registro (2. Las ceros de Q e~tán-ah &echa del-p-mo binario y no son significativos. La prueba del sobreflujo al dividir es igual que en la representacidn de punto fijo. Sin embargo, con números de punto flotante, el sobreflujo al dividir no implica problemas. Si el dividendo es mayor que o igual al divisor, se recorre a la derecha la fraccibn del dividendo y su exponente se incrementa m 1. Para operandos normalizados esta es una operacibn suficiente para asegurar que no ocurrirA un sobreflujo al dividir la mantisa. La operaci6n ankrior se denomina alineamiento del dividmído. La divisi611de dos ntímeros de punto flotante normalizados dará camo multado un d e n t e normalizado, siempre y cuando se realice un alineamiento del dividendo antes de la divisih. Por b tanto, a diferencia de otras operaciones, el cociente que se obtiene después de ia divisibn no necesita una normalizaci6n. El algoritmo de divisi611puede subdividirse en cinco partes: 1. Comprobar la existencia de ceros. 2 Inicializar los registros y evaluar el signo.
3. A b e a r el dividendo. 4. Restar los exponentes. 5. Dividir las mantisas.
En la figura 10-17 se muestra el diagrama de flujo para la divisi6n de punto flotante. Se comprueban los dos operandos para saber si hay ceros. Si e1 divisor es cero, indica uh intento -pr dividir entre cero, que es una operaci6n ilegal. Se termina la operacibn con un menaaje de error. Un proeedimienko alternativo sería establecer el cociente de Q R en el n-ctmero más positivo posible (si el dividendo es positivo). O el número más negativo posible (si el dividendo es negativo). Si ei dividendo en AC es cero, el cociente en Q R se hace cero y termina la ~peracibn. Si bs operandos no son cero, avanzamos para determinar e1 signo del cociente y almacenarlo en Qs, El signo del dividendo en A, no se afecta para que sea el signo del residuo. E1 registro Qtse borra y el contador secuenciaI SC se inicliza en un número igual a La cantidad de bits en el cociente. El alineamiento del dividendo es similar a h prueba del sobreflujo al dividii h operaci6n de punto fija El aheamiento adecuado requiere que el dividendo de la fraecihn sea menor que el divisor. Se comparan las dos fracciones mediante una prueba de resta. El acarreo en E deterpiina su magnitud relativa. Se restablece la fraccibn del dividendo a su valor original al sumar el divisor. Si A 2 B, es necesario recorrer a la derecha A una vez e incrementar el exponente del dividendo. Como ambos operandos están normalizados, este alineamiento asegura que A c B. Despub, se resta el exportente divisor del exponente dividendo. Como ambos exponentes estaban polarizados originalmente, la operación de resta proporciona la diferencia sin el polo. Despub se suma el polo y el resultado wz transfiere a 4, porque el cociente se fom6 en QR, Se divide la magnitud de las mantisas como en el caso del punto flotante. Después de la operaci6r1, el cociente mantisa reside en Q y el residuo en A. El miente de punto flotante ya está normalizado y reside en QR. El exponente del residuo debe ser igual al exponente del dividendo. El punto binario para la mantisa residuo se encuentra a (n - 1) posiciones a la izquierda de A,. Puede convertirse el residuo en una fraccibn normalizada al restar n - 1 del exponente deI dividendo y a1 recorrer y demementar hasta que el bit en Al sea igual a 1. Esto no se muestra en el diagrama de flujo y se deja codio ejercicio.
10-6 Unidad aritmetica decimal El usuario de una computadora prepara datos con números dechales y r e c k resultados en forma decimal. Una CPU con una unidad aritmética-lúgica puede ejecutar rnicrooperaciones aritméticas con datos binarios. Para ejecutar operaciones aritméticas-con>datoadecimales, e necesario convertir
m..,
C'
SECCI~N10-6 Unidad aritm6tica decimal
389
b s números decimales de entrada en binarios, para ejecutar todos los - cálculos con números binarios y convertir el resultado en decimal. Este puede ser un método eficiente en aplicaciones que requieran una gran cantidad de cálculos y una cantidad relativamente más pequeña de datos de . entrada y salida. Cuando la aplicación solicita una gran cantidad de entradas - y salidas y un número relativamente más pequeño de cálculos aritméticos, es- nids conmiente hacer la aftm6tica Hrterna de manera directa con los números decimales. Las computadoras capaces de ejecutar aritmética decimal deben almacenar los datos decimales en forma de código binario. b Después se aplican los números decimales a una unidad aritmética decimal ! tI capaz de ejecutar microoperaciones aritméticas decimales. a Las calculadoras electrónicas utilizan invariablemente una unidad arit11 mética decimal interna, debido a que las entradas y salidas son frecuentes. No parece existir una razón para convertir los números de entrada del teclado en binario y volver a convertir los resultados exhibidos en decimales porque este proceso requiere circuitos especiales y también necesita más tiempo para ejecutarse. Muchas computadoras tienen hardware para cálculos l o aritméticos con datos binarios y decimales. Los usuarios pueden especifi-, ' car mediante instrucciones programadas si desean que la computadora ejecute los cálculos con datos binarios o decimales. Una unidad aritmética decimal es una función digital que ejecuta . microaperaciones decimales. Puede sumar o restar números decimales, por 1! lo regular, al formar el complemento a 9 o 10 del sustraendo. La unidad , ,, acepta números decimales codificados y genera resultados en el mismo código binario adoptado. Una unidad aritmética decimal de una sola etapa t . consta de nueve variables binarias de entrada y cinco variables binarias de salida, porque se necesita un mínimo de cuatro bits para representar cada dígito decimal codificado. Cada etapa debe tener cuatro entradas para , un dígito sumando, cuatro entradas para el otro sumando y un acarreo de . ,.8lU#. 1 .L. ' " entrada. Las salidas incluyen cuatro terminales para el dígito de suma y uno para el acarreo de salida. Por supuesto, existe una amplia variedad de '' configuraciones de circuito posibles, que dependen del código utilizado para I I , , ~ representar los dígitos decimales. .
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Consideremos lb '&%unaaritmética dos dígitos decimales en BCD, junto con ." "!"' -*11 un posible a c a r d de una etapa bnterior. Como cada dígito de entrada no , I J,- , , t , , . excede de 9, la d&a de salida n6'6uede ser mayor que 9 + 9 + 1 = 19, el .,l .. I~ 1 " 1 en la suma es un acarreo de entrada. Supongamos que se aplican dos ' h1 ' * dígitos BCD a un sumador binario de 4 bits. El sumador formará. la suma ' , , . "'. en binnrio y producir&"&$ iesultado que puede variar de O a 19. Estos números binarios se listan en la tabla 10-4 y se etiquetan mediante los -* (.it>n*- símbolos K, Zg, Zp,Z2 y Z1. K es el acarreo y los subíndices bajo la letra Z 1' 11 r ' ' - representan las ponc+xgcipes 8 4, 2 y 1 que pueden asignarse a los cuatro 'tnr: I.t>lI. '1 , ', -1 c, r
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1 0
Decimal
1
~
bits en el código BCD. La primera columna en la tabla lista las sumas b i i r i a s conforme aparecen en las salidas del sumador binariu de cuatro bits. La suma de salida de dos ndrneros hcimaks debe representarse en BCD y debe aparecer en b forma que se lista en la segunda columna de la tabla. El protilema es encontrar una regla simple mediante la cual pueda convertirse el número binario de la primera columna en la representacidn correcta de dígito BCD del n h e m de la segunda columna. Al examinar el wntenido de la tabla, es evidente que cuando la suma binaria es @al que o menor que 1W1,el número BCD correspondiente es idéntico y, por lo tanto, no es necesaria una conversión,Cuando la suma binaria es ,mayor que 1001, obtenemos una representacidn BCD no válida. Lii suma'de binario 6 (0110) a la suma binaria la convierte en la repremtaci6n BCD correcta y tambib praduce un acarreo de salida, conforme se requiere. Un método para, sumar nCimeros decimales en BCD sería emplear un sumados binario de cuatro bits y ejecutar la operaci6n aribktica de un dígito a la vez. El par de &@tos BCD de orden inferior se suma primero para
mmó~ i~ Unidad aritmética decimctl
391
producir una suma binaria. Si el resultado es igual que o mayor que 1010, se corrige al sumar 0110 a la suma Kmaria. Esta segunda operacidn producid en forma automákica un acarreo de salida para el siguiente par de dígitos significativos. El &+te par de *tos de orden superior, junto con el acarreo de entrada, se suma después para pruducir su suma biiria. Si el resultado es igual que o mayor que 1010, se corrige al sumar 0110. El p d i m i e n t o se repite hasta que se suman todos los dígitos dmimales. EL circuito 16gico que detecta la correcci6n necesaria puede derivarse de las entradas de tabla. Es obvio que se necesita una correeei6n mando la suma binaria tiene un acarreo de esalida K = l. Las otras seis combinaciones de 1010 a 1111 que necesitan una cormi6n tienen un 1 en la pmici6n Z& Para distinguirlas de los b&m 1000 y 3001, que también tienen un 1 en la picibn Zw ~ ~ además quec 2,o &
Cuando C = 1, es necesario sumar 0310 a la suma b i a r i a y proporcionar un acarreo de saiida para la siguiente etapa. Un sumador BCD es un circuito que suma dos dígitos BCD en paralelo y produce un digito de suma también en BCD. Un sumador BCD debe incluir la 16gira de correccibn en su construcci6n interna. Para sumar O110 a la suma biñaria, ,utilizamos un segundo sumador binario de cuatro bits, como se muestra en la figura 10-18.t o s dos dígitos decimales, junto con el acarreo de entrada, se suman primero en el sumador binario de 4 bits superior, para producir la suma binaria. Cuando el acarreo de salida es igual a O, no se suma nada a la suma binaria. Cuando es igual a 1, se suma el bina& O110 a la suma bina& mediante el sumador binario de cuatro bits inferior. Puede ignorarse eI acarreo de saiida generado por e1 sumador binario inferior, porque proporciona informaci6n ya disponible en la terminal de acarreo de salida. Un sumador paralelo decimal que s u n a n dígitos decimales necesita n etapacde sumador BCD, con el acarreo de salida de una etapa conxtado al acarreo de entrada de Ia siguiente etapa de arden superior. Para conseguir retrasas de propagación d s cortos, los sumadores BCD incluyen los circui~ Q Snecesarios para acameos antiapados. Adeds, el circuito sumador para la corrección no necesita los cuatro sumadoras completos y este circuito wuede optimizarse.
Resta BCD Una resta d ' i t a de dos números dmimales requerir4 tui circuito sustractor diferente, de alguna manera, de un sumador binario, 13s mas prActico ejecutar la reta al tomar el complemento a 9 o 10 del suatraendo y sumarlo al
392
CAP~TLILO DIEZ
Aritmética d e computadoras
Adendo
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Sumando
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hacia afuera
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de entrada
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Sumador binario de 4 bits
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Figura 10-18 Diagrama de bloque de un sumador BCD. ~,.I*.IlIY YIrnY-, m# A U U I C I '1 m t w j ,1...l-r ii r *
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1.
minuendo. Como el BCD no es un código autocomplementano, no puede obtenerse d complemento a 9 al complementar cada bit en el código. Debe formarse mediante )un circuito que reste cada dígito BCD de 9. El complemento a 9 de un dígito decimal representado en BCD puede obtenerse al complementar los bits en la representación codificada del dígito, siempre y cuando se incluya una corrección. Existen dos métodos de corrección posibles. En el primero, se suma el binario 1010 (decimal 10) a cada dígito complementado y al acarreo descartado después de cada suma. En el segundo método, se suma el número binario 0110 (decriinal 6) antes de que se complemente el dígito. Como un ejemplo numérico, el complemento a 9 del BCD O111 (decimal 7) se calcula al complementar primero cada bit para obtener 1000.Al sumar el binario 1010 y descartar el acarreo, obtenemos O010 (decimal 2). Mediante el segundo método sumamos O110 a O111 para obtener 1101. Al complementar cada bit, obtenemos el resultado requerido de 0010. Complementar cada bit de m ncimero binario N de cuatro bits es igual a restar el número de 1111 (decimal 15). %mar el equivalente binario del decimal PO proporciona 15 - N + 10 = 9 - N + 16. Pero 16 significa el
SECCI~W
106 Unidad ariimCtica decimal
393
acarreo que se descarta, p r lo que el rbwltado es 9 - N, conforme se w c e i b a . Sumar el equivalente binario del decimal 6 y después cornpl+ mentar proporciona 1 5 - (N + 6) = 9 - N, queves10 que se necesita. El complemsnb a 9 de+und.@to BCD también puede obtenerse me diante un circuito combinaeionaL Cuando se conecta este circuito a un sumador BCD, el resdtado es un sumador/sustraetor BCD. Representemos el dÍgito del ~usbmdo[a del sumando) mediante las cuatro variables bina& B, B,, BB y Bi. Sea M un bit de m d o que controla la operación sumar/mtar. Cuando M = O, se suman los dos digitos; cuando M = 1 se restan los digitos. Sean las variables bidrías x& x* q y x, las salidas de c h i t o complementado^ a 9. Mediante ima revkibn de Ia tabla de verdad para el circuito, puede observarse (vgase el problema 10-30) que B1 pude complementarse; B2 está siempre igual en f o p a de compIemmto a 9, como en el &@to origid; x4 es 1 cuando la OR exclusiva de B1 y B4 es 1; y x8 es 1 cuando BS, B4 p B2 -- (WXI. Las funciones boo1eanas para el circuito complemenhdor a 9 son: xi=BiM1+BiM - --T. '
Itlm xz = Bz ~4 = B4M1 ( B i B l + B4B3M
+
Q=
BBM'
+ &&&M
A partir de estas ecuadorres obmvamos que X = 3 c d o = 1, las salidas x producen el complemento a 9 de B.
M
M
Figura lb19 Una etapade una unid9 arhéüca decimal.
= O. Cuando
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Una etapa de una unidad aritmgtica decimal que puede sumar o restar das digitos BCD se muestra ,enla figura 10-19. Consiste en un surnador BCD y un complementador a 9. El mddo M controla la operaci6n de la unidad. Con M = O las,s a l i h S fonh2ui lasuma de A y B! Con M = 1, las didas S forman la suma de A d s el complemento a 9 de B, Para números con n &&os decimales necesitamos n etapas como &a. Ellacarreode saiida Ckl de-etapa debe ccnahnc a l ata-m de entrada Cf de la siguiente etapa de arden superior. 14L mejor manera de retar los dos nSimems decimales es dejar M = 1 y a p h r un 1 al acarreo de entrada C1de la primera etapa. Las salidas brmdn la suma de A m8s el complementa a 10 de B, lo cual es equivalente a una operacibn de resta si w descarta el acarreo de la iiltima etapa.
10-7 Operadones aritdticas decimales Los algoritmos para las operaciones4aritméticas mn datos decimales son similares a los algaritmos para las operaciones correspondientes de datos binarios. De heeha, excepto por una Siera modificación en los algoritmos de multiplicacibn y división, pueden usarse los mismos diagramas de flujo para ambos tipos de datos, siempre y cuando interpretemos los símbolos de la microoperaci6n en forma adecuada. Los números decimales en BCD se almacenan en Ios registros de la computadora en grupos de cuatro bits. Cada grupo de cuatro bits representa un digito d&aI y debe tomarse como una unidad cuando se ejecutan microoperaci~nesdecimales. Por conveniencia, utilizaremos bs mismos sfmbolos para microoperaciones aritmdticas binarias y decimales, pero les daremos una interpretacibn dlferente, Como se muestra en la tabla 1M una barra cobre el símbolo de la Letra del registro repmenta el complemento a 9 del número decimal almacenado en el registro. A1 sumar 1 al complemento a 9 se prcduce el comple_mento a 10. Por lo tanto, para números decimales, el símbolo A +- A B 1 representa una transferencia de la suma decimal formada al sumar el
+ +
TABLA 10-5 Shh108 de miaoo~&raciones arihn4ticas decimales
A+A + B
Sumar *@ros derimales y transferir la suma dentro de A Complemento a dígitas 9 de E E Contenido de A mls complemento a Qt+Qt + 1 dfgitos 10 de B dentro de A ~ t . ~ + f i - + ihammmtarnberoBCDenQt dsh A -Commiento d 4 a la áerecha del registro A dshlA Corrimiento decimal a ia izquierda del registroA
*
contenido original A al complemento a 10 de B. El uso de símbolos idhticos para el c o m p b t o a 9 y el complemento a 1 puede resultar confuso si se emplean ambm tipos de datm en el mism~sistema. En este caso, seria mejor adophr un dmblo~diferente para'el comphénto a 9. Si &lo se está conside rando un tipo de datos, .el simbolo se aplicada a i tipo de datos que se usa. incrementar 6 decrementar uh registro es igual paraJbin&os y decima1% excepto en la cantidad de estados que se permite que tenga eI registro. Un contador b h a h recorre 16 esbdm, del 0000 to 1111, cuando se incrementa, Un contador decimal recorre 10 esbdw, de 0000 a 1001 y de regreso a 0000, dado que 9 es eI última contea. De igual manera, un contador binarlo cubre una secuencia de 1111 a 0000 cuando se decrementa. Un contador decimal va de iOD1 a 0 0 . A un corrimiento decimal a la derecha o izquierda, le antecede la letra d para indicar un corrimiento sobre los cuatro bits que contienen los dígitos decimales. Como un ejemplo num&rIro, consideremos un qistro A que contiene el decimal 7860 en BCD. El patr6n de bits de los doce flip-flops es:
La micmoperacih dshr A ejecuta un corrimiento en el nhnero decimal un digito a la d d a para "proporcionar'0786.Este corrimiento S sobre los cuatro bib y cambia el contenido del registro a:
Suma y res@ El algoritmo para suma y resta de niuneras binarios de magnitud con signo se aplica también a los números decimales de magnitud con signo, siempre y cuando interpretemos 10s símbolos de la microoperaci6n en forma correcta. De igual manera, el algoritmo para nameros de complemento a 2 bbrios con signo se aplica a lw números decimales de cony,1emento a 10 con signo. Los datos binarh deben mnplear un sumador b i r i o y un complementada. h s datos decimales deben emplear una unidad arihbtica decimal capaz de sumar los números K D y formar el complemento a 9 del sustraendo, como se muestra en la figura 10-19. 'Los datos decimales pueden sumarse en tres diferentes formas, como se muestra en 4 figura 10-20. El rnktodo paralelo utiliza una unidad aritm& tica dechal compuesta de tantos sumadores BCD como dfgitos hay en el ndmero. L a suma se forma en paralelo y 6610 requiere una microoperacih Iln el métado de * t o serial y bit paralelo, loa dígibs se aplican a un W o sumador ECD en f o m serial, mientras se transfieren los bits de cada dígito d i c a d o , efi paralelo, La suma se forrha al ejecutar un corrimiento de los niimms decimales por el sumador BCD, uno a la vez, Para k digitos decimales, esta confiracion requiere k mici00peraciones, una para cada
1
O 1 Q,I
0 0 1 1
0 0 0 0
Sumando
Surm
I
S FA
Adda
I I
C-
I I
1I
1L
t Figura 10-7ilTres maman de ~umarnilrrserwrddmaimz
I
l
corrimiento digital, por todo el sumador serial, los bits se recorren uno a la vez por medio del sumador mmplel~.La suma binaria formada despu4s de cuatro corrimientos, d ~ b ecmgirse dentro de un dlgito BCD vblido. Esta correcci6n, analizada en la seccibn 10-6, consiste en comprobar la suma binaria. Si es mayor o igual que 1010, la suma binaria se corrige al sumarle O110 y generar un acarreo para el siguiente par de dlgitos. m w o paralelo es d ~ i d opero d t a una gran cantidad de sumado~es.El método de digita.dy bit paralelo $610 mpiere un sumados BCD, d d comparten todos los dígitoet. Es m6s h t o que el método pardeb por el tiempo que se para desplazar IQSdigitos. El métdo totahente setlal. quiere una cantidad mhima de equipo pero es muy lento.
Multiplicad6n La multiplicaci6n de ndmeros decimales de punto fijo es simüar a la de números binarios, excepto par la manera en que se forman los productos parciales. Un mdtiplicador decimal tiene digitos cuyo valor flucth de O a 9, mientras que un multiplicador binario sólo tiene dígitos O y 1. En el caso binario, se suma el multiplicando al producto parcial si el bit multiplicador es 1. En el caso decimal, el multiplicando debe multiplicarse por el dIgito del multiplicador y sumarse el resultado al producto par-. Esta operación puede realizarse al sumar el mItjplicando al producto parcial una cantidad de veces igual al valor del digito muItiplicador. La organizaci6n de're&tros para la multiplicacih decimal se muestra en la figura 10-21.Consideramos aquí niimeros de cuatro dígitos, en los que Figura 10-21 Reghfros para multiplifación y divisibn a-knética decimal, 3 /
3
dlgito ocupa cuatro bits, para un.total de 15 bits por número. Existen tres registros, A, B y Q,. y cada uno tiene un flip-flop de signo correspondiente A, B, y Q, Los q i s b A y B tienen cuatro bits rnds, denominados mediante 4 y Bw que pmporcionan una extensibn de un digito m4s a los registros. La unidad aritmética BCD suma los cinco digitos en paralelo y colma la suma en e1 registro A de cinco dígitos. El acarreo final va al flip-fiop E. El propdsito del e o t A, es alojar un sobreflujo o mientras swna el multiplicando a l p d u & parcial, durante la multiplicacibn. El pmp6sito del dfgito B, es f ~ m elx complemehto a 4 del divisor cuando se resta de un residuo parcial, durante ia divisihn. El dígito menos significativo en el registro Q de repmxnta mediante Qp Este dígito puede incrementarse o cada
b
&Lh.-
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a
q
i
d
8
decrementarse. Un operando decimal que proviene de Ia memoria consta de 17 bits. Un bit (el signo) se transfiere a B, y se coba la rniapitud del operando en Figura 1&22 Diagrama de flujo para multipliEaa6n decimal.
los 16 bits inferiores de B. Al principio se borran tanto E, como A, E1 resultado de Ia operacidn tambmbién tiene 17 bits de longitud y no usa la parte A, del registro A. El algoritmo de muItiplicaci6n decimal se muestra en la figura 10-22. Al principio, se borran los registros A y Be y el contador secuencial SC se inicializa en un número k igual a la cantidad de &@tos en el multiplicadoi. Se comprueba e1 dfgito de arden inferior del multipIícador m QL.Si es diferente a O, ee suma una vez el multiplicando en B al produdo p a r d en A y se decrementa Qt. Se comprueba QLuna vez más y ce repite el proceso hasta que es igual a O. i h esta manera, el muitipkando en B se suma al produdo p a m d una cantidad de veeea igual a i 1U8;to multiplicador. Cualquier dgito de sobreflujo temporal residid en A, y puede variar su valor de O a 9. Ensepida, el produtto parcial y el multiplicador se recorren una vez a la derecha. Esta coloca un O en A, y transfiere e1 siguiente digito del multiplicador a QL. ;-pués se repite el proceso k veces para formar un producto de doble Z~ngituden AQ.
División La divisidn decimal es similar a la divisi611binaria, excepto que, por supuesto, los dlgifos del cocieñte pueden tener chalquiera de diez valores de O a 9.. En el método de divisibn-restablecer, se resta el divisor del dividendo o residuo parcial, tantas vmxs cpmo sea necesario, hasta que se produzca un residuo negativo. ihspués, se sestab1we el residuo correcto al sumar el divisor. El dfgito en e1 cociente d e j a la cantidad de restas acumuladas, pero excluye la que produjo la diferencia negativa. El algofitmo de divisidn decimal se muestra en la figura 10-23.Es simiir al algoritmo con datos binarim, excepto por h manera en que se f m n los bits del cociente. E1 dividendo (o residuo parcial) se recorre a la izquierda, con su dígito más significativo colocado en A, Después, se resta el divisor al sumar su valor de comphento a 10.Como Be se limpi6 al inicio, su valor de complemento es 9,que es lo querido. El acarreo en E determina la magnitud relativa de A y B. Si E = 0, sima que A < B. En =te caso, se suma el divisor para restablecer el residuo parcial y QL se queda en O, (insertado ahí duranfe el cofrimiwito). Si E = 1, significa que A 2 B. El dígito del cociente en QLse incrementa una vez y e1 divisor se resta de nuevo. Se repite este p m hasta que la ,resta produce una diferencia negativa que se reconoce cuando E es O. Cuando ocurre esto, el digito del cociente no se iocremenh, pero se suma e1 divisor para restablecer el residuo positivo. De esta manera, el dígito del a t e n t e se hace igual a la cantidad de veces que ,el residuo parcial ':va'Vmtro del divisor. t o s bits del residuo parcial y del cociente se recorren una vez a la izquieda y el praceso -se repite k veces para formar k dígitos de cociente. Despub se eneúentfa el miduo en el registro A y el cociente está en el registro Q.N o * consideta el valor de E.
Dividir
(Q cociente esta en a) Agura 10-23 D i a m a de flujo para divisi6n decimal.
,Operacionesde punto flotante tas operaciones aritméticas de punto flotante decimales siguen los mismos pxocediiientos que las operaciones bbarias. Las algoritmos de la secci6n 103 pueden adaptarse para datos decimales, siempre y cuando se interpreten en forma correcta los shbolos de la, microoperaci6n. La multiplicaci6n y divisibn de las mantisas deben hacerse mediante los métodos ya descritos.
.con s w o cwmdotserestan las mapjtudes mediante hs operaciones
A+AyE&+-A*B: 10-2. .
Marque cada baybctofih indlddial en e1 diagrama de flujo de la f i p r a lb2 m&dhhun n h e r o y despu4stindique;la trayectoria general que toma el,aig@itnoaand@m ' d d a m los siguientes números de magni.f-ud' c m 48r(s. En reaaa eawi p r & w ó n eel valor de AVF, E1 bit a la .ex@ew kqgi&,q,\w si&m@ phmerosqeprenta el bit de signo. O OUW83, 9;'OllIl$ b. 1. OllM1 1, 2011Q c. p 10liO'. O 01111 d. 0 101101 - 101m b e, i tiiilf~- O' lb110 L n -L2 - -lL Ejerirte las wacioiies z t e s con n&binarir* y mn niimems negativos en representad& complemento a 2 con signo. Utiliee
+ + -
- 8
P'
%
d
3W.
3
siek b i t s ~ a ~ ~ a a & l ~ o h e m ~ i I r l ~ En~cada n acaso, ~ @determine b. si k y un .9olWbjg alcpmpm& 'bs~a$nrreohacia s adentro y ha& afuera
,
de la piccbn de bit de signo. s. (+.Q>+ ,l.+) b* 6-q:+ J-%), c:
10-4.
A-W
-
Considere los n r l r n q ~ sbjn?&s cuapdo e s t h en repreaentacidn de crrmplsmwito a 2 coa signo. Cada n h r o tiene n bifs: u w para el sipo pk:=n, gata la mB@iih$ Vn . narhm&n -X se rqresarita como ~ ~ . ~ ~ - ~ , - & i d & d ~ ~ i ? ~ ~ t(5.ka e i-elb i t ~ s i complenia ~ 3,ds X:Utr'nCrmwo p b s i t h so representa como O + X, donde el O significa el bit de y %la magnitud de k kits. Utilizando estos ,ahboJps gperdj~ad0sfL wpip~?ie:be: qw la suma (+X) f {*Y) puede&~m%fsa :24 sumar i o s : e r ~ incluyendo s sua bits de signo y descartand~el acarreo hacia afuera de la posicibn de hit de signo. En w'abhs,@dipM&Cel iil$o&nd para sumar dos n W o s en r@q@ad&nd i l e ~ f $ e m b " a2 &n signo. - b T
m
'
1
,
k >e:& qpemciD .(-q+ (rb)= -15 m n mimeras binarios en ~e~resentacirin de caplemento a 1 con signo, utilizando sdlo ",E" bib qa. r p F e n Q r cada r&tem,&riJuyenda d sQno). Muestre & dp&edin&&~todr d%~/6n di1Zobrefi ujd que m s t e en bmpioGr.b,~-&-@d$rl d.lq Gltimm a ~ r w sno , funciona en
de computadoras
b. Sugieraunprocedimiento d f i c a d o para detectar un sobreflujo cuando se utilizan números de complemento a 1con signo. Derive un algoritmo en forma de d i i m de flujo para sumar y restar dos nilmeros binarios de punto fijo cuando los níunems negativos están en reprmntacibn de complemento a 1 con signo,
Compruebe que la muhipli~ci6nde dos nheros de n dígitos en base r proporciona un producto no mayor de Zn dígitoc de longitud. Demuesb que &e enunciado implica que no puede ocurrir un sobrefiujo en la operaci6n de mu~tipiicaci6n.
Muestre el rnntaido de los q i s t r o s E, A, Q y SC (como en la tabla 10-2) durante el proceso de multipüeaei6n de dos nrimeros binarios, 11111 (multiplicando) y 10101 (multiplicador).No se induyen Ios signos. M u m el eontenida.delos tegis- E, A, Q y SC (como en la figura 10-12) durante e1proceso de divisidn de: a) 101OM)ll entre 1011;b) OMXlllll entre 0011 (utilice un dividendo de acho bits), Demuectre que al sumar B después de la operacibn A + + 1 restablece el valor origiinal de A. ~ Q u kdebe hacerse con el acarreo final?
11
s o r qt$ debe serigual el signo del residuo al del dividendo, despuk de una d&$i6n? I , Diseííe un arregl~mdtiplicador que funcione sobre dos números de cuatro bh. Utüice mmpuertas AND y sumadores binarios.
Muestre el groepa de multiplicacib paso por paso utilizando el algoritmo de Booth (como en la tabla 10-3) cuando se multiplican los siguientes números binarios. Considere registras de Unco bits que contengan los números con signo. En ambos casos, el multiplicando + 15.
M v e un aigaritmo en forma de diagrama de flujo para el método de ,&vi$6n de b m a b de punto fijo sin mtablcimiento. Derive un alpritma para evaluar la raiz cuadrada de un n h e m binario de
punto Ej. Un numero b W o de punto flotante tiene siek bits para un exponente phrfiada. la constante utihzida para polarkm es 64. a. t i s t e l a r r p r e s e n t a c i ó n p l ~ a d e t o d o s l w ~ t e s d e 6 4 a ~ . b. Demu&re que puede UWW un comparador de magnitud de si* bits pmacompamb~tudrrlativade~dosexpmbes. c. fiemuestfe que, después de la suma de dos exponente p h r k d a s , es necesario restar 64 para tener una suma de exponentes polarizados. d Demuestfe que, despuzs de la resta de dos exponentes polarizados, es necesario sumar 64 para tener una diferencia de exponentes polarizados. Derive un algoriimo en forma de diagrama de flujo para la comparaciónde dqs niimera blnatim con signo, mando los números negativos estiIn en repmentación de complemento a 2 eon signo:
m
a
1
I
Wanb una
a=
opnci6rrdE
aur n d d e mrnplemento a 2 mn
w
b. Al revisar y comparar para de bita de izquierda a derecha f 0-19. R e p i t a . s L p h 10-W para mhems bharidsde magnitud con signo. 10cm Sea n la ca~tldadde bits de h m a n h en un n h e m binario de punto Botank. Cuando sealinean bmdhwdurante la suma o mta, la difeiencia ,
d~tepuedeser~que~n~tl.S~6cutre&,hmtisaconel menor m reame p r Wpleta fuera del registro. Modilique el ~ ~ ~ den la +a e m15~al incluir l un contador a secuen~ d S C q u e ~ b l a ~ & ~ b , C i e l n d m e m d e ~ b es mayor que n 1. se usa e n-& número más grande para determuiar el &tsdo. El ' to para a h a u mantisasdurantela suma o r d a de ni5meroa d e s i t e ppe+de&qne 4. ia manga siguienk mhr rl expo nente más ppeiío d d mayor y ra la derecha fa mtk que tiene d -te más peq.&rrna eantiddd de lugares igual a la d i h e d a entre ios exponente. Ei -te de h su& (o d b c i a ) a igual a las e x p m t e m8s @es. Sin utllinrat un í 5 h m d o r de magnitud, e d e r a n d o eqm~entes pdiarizadas y tomando mi cuenta que %lo puede recorreme AC, derive un algoritmo en brma de diagtama de flujo para alirbeat las m a n h y colel exponente mayor enLelAC. Demucsire que no puede haber uh sobreflujo de mantisa después de una *&n de mthltipbción 4 Demueahk que Ia divisibn de dos-nthefosnormakmdos de punto flotante con manSeas b a c t h a g siempre d e como multado un &te normalizado, d* y mando & m d k un alineamiento del dividendo antes de ia o p m d h de divid& I I Atriplik e1 diad i flujo de la figura 10-17 para pmporeionar un resid20 d e l otante normaliic el AC. La mantisa debe ser una fracción ' ius aipritmos a las *apaeigtbes'aride punto flotante m la '-ióm 1W no la @Ididid de sobreflujo o sobreflujo inverm del'expmte. r Rivlr km ires dhgqpiw de f l " p y m n h . dónde puede muL un mb.n&ujo de explente. b. '"pp~apdp6&flrq'p del 8ugokivdeapmehtesi el es más negativo que el nhnem m g r s ' m u e A aque puede alojanse en ei registro. E ~ e o q i o ~ ~ ~ k h a g d w a r e u n ~ u j o o u d u j o inverr#,deteqmmtp. Si-upia de mm i l a mmtisa de d m a m de p b= -.,-probelmas J e & b h iriL.dupanbe ia d t i p , y h dhhibit !kila cantidad de bits en la parte de mapitudde k mantupa (n - 1). Para w h c @ de e n t m a &mws& que sise utiiii mde p d i n bnica, (n -1) debe sumarse al pradwbde qwmk en el AC.
-
10-21.
-J
4r 10.Z 10-23.
1024.
,
1W.
,
1
.
'Exz
. ..b. .Demu&re bniea, (n . bom Q.
-. 10-27.
que si se u t i i i a d v i d d de mantisa de precisibn
- 1) debe restaredJ dividendo de exponente cuando se . .
Muestrela d~~ d ~ ~ , e ~uiJ&rnfl~j~.
que seva 9 a W p r a l a - h i w y resta de dos Números n ~ ~magnibddeon t a ~ ddp .eIndiquecomo w detecta
-
10-28. 'Demuesireque 673 &5ú pude calcularse al sumar 673 al complemento a U3de 356 y-de-mr elatafteu~fd. Dibuje el diagrama de bloques 1, . de una: unidad1 ari,h&ica &ecimakd&tres etapas y muestre e6mo se . +,implantaestaoperakih, biste MOS les bits de entrada y de salida de la n
? ,
II
de cuatm bits inferior de la figura 10-1 puede suatituirse con m d d o r completo y0d&semisumadores. . 1WU. UtilPzando übiw & di& ciicuitk combicionales, derive las hui. ,,. ; cfo* b o o f F~ a~el com$lem&nta:dora 9 BCD de la figura 10-19.Dibuje ei d*a& 1'6gim. -i Uldl?. Es wesario diseiiar un oumadbr para dos digitos decimales repre, (tabla 3-6). Demuestre que la correcseyts¿o& ai código de e ~ rtres . .. ci6v desp* ddos dfgim eoq un sumador bimrio de cuatro bits es oomp sigue: a. wmw de wlida es igriaI d -a sin carregir. b. Si el acarreo de saW = 1, summ W11. c 3 el acarreode q d a =+O, p r 1107 e i p p y el acarreo de gsta suma. DetnuestreqÚe el &dor de exceso t mp i d e constniime eon 7 suma-u\ ' dores mf"ip1ebs y dos @ve&#, . . 10.32 M v e el circuitopaww eornplementador a 9 cuando los d í @ hd-es . seq?-tan w c&hgo ,sle m.(tabb Una entrada de mntrol de ~ q de p $se ~ pel dígito o no. l ¿Cuáles Ia ~ ventaja de~ ud&r k t e z e i lugar de BCD? &muestre que el sumador bit&;
10-29.
&o
unidad, '
b
1
... ..
;
8 . .
m
?
I
1
2%.
,
MgW-4,c@$perlg que se utülza para la sumq y resta de dos nilimeros d-w 4 -?negativ~ en .repmmtaaón de complemento a 10 Idique cdmo se ,&tech un .mbrdujo. Derive al algoritmo del diigraqa de Aujo y prueix unos n&em para a v e m e m e que el algorihno
' c o i signo.
p d u & d t a d a s mrredd 'I
.
.'.l.?
&hwb$~wf$$do *,km rrgiahosy4, B, Q y SC durante ia multiplipd6n y b) 999 X 199. Considere regisim de , . . dslelplal (+a 10-22) de: a)+X 4 como el rnuitiplicador. , *tq y tome~l :iWS, Mue&rBd -contenido de lm A, E, Q y SC durante la divisibn decimal (figum'iü-23)de 36W/32. C o m h registrae de dos dlgib, '.lWr'bue$trequed ~ ~ b A;;Wia"Ea'gura ~ t m 1O-21es cero al final de: a) la khkiüpUaühdermia1, tdgíñk &pifiaen la figura 10-22 y b) la divisibn ~~;~ se en la ff&ua;lC)-23. a W t i n 0 8 aritm&& 8e iunto flotante en la &10-5 de 1 . ~mE;ie'ios ' . .dabsbim&sa M&. En me I a , lisie ebmo d& interpretarse d a dnhlo d e n n i ~ a d h . 1
e
m
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.
,
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.
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a
m
B1. subditema de entrada-salida de una computadora; denominado B/S, p~oporcimu n - d o de comiinxcaciófi eficiente && el sistema central y el mbhte extemo. im pmgtamas' gr datos debren introducirse a la memoria de Irí .computadora para su p ~ ~ ty he o miiltados " que se obtienen de los C~ICUIDShben grabarse o q$trarse.para el ushrio. Una computadora mb Gene n3nigiui pm$slto sin k capacidad de recibir informaci6n de urm fuente exPwna y d& h&& b multados de manera r~mprensibl~ medio m& familiar de introdtikir'ihfoima~nkn una computadora ' .es a través de un Wiado tipo máquh' '& &tr, que permite a una p w m htrodudr uifo&8ti dhTidrice en fomh direda Cada v a que se oprime una -la, ia tie4nihd envía un c d c t w cudificado en binario a la computadora; Xn veIoeiW más alta pibb pah ihtroducir informaEi'6ñ de esta depende de kvelmidad para elear de una pwsona. Por otra pr& ila-un&d , &e p ~ ~ e n t o ~ c e n ta r auril dispositivo extremadamente 1 ' fáp& capaz ck ejecut2u.*.operacidma muy alta Velocidad. Cuando se handñeie;a-un plocesador h f o r m c i h de enhada mediante un tedado lento,
la,mayor park 44.,t-p, mientras espera que el pps+40r~~estwd iiegue la irúomiacidn. &ka uq,*r una computadora de manera eficiente, deben pmaraM con ariWpaeibn una g,rw,cantidad de programas y datm, y deben ha*-rse a m& de almacenamiento como discm o cintas .&gné~'ess.., fa Wormacié del .di& se .@aqsfieredespués a La memoria de la ''c~mph&i@d B gLarve i W d , k s resul@dusde los programas tarnbikn .@ de Ata v~IorT.dad,como discos, ddesde los se hani* 8, m mates + ' d*!tl:= tsrde, a una impresora para proporcionar ypa d i d a inprqu&, %B .resulbdos. -Ia.dispmitivbi que están bq<> co~tmldirecto de la computadora e s t h conectadoe en linea. Estos dispositivos están diseñados para leer hformaci6n hacia adentro o afuera de la unidad de memoria ante un comando de la C m y; sie r o ~ ~ W a ' q u son e parte del sistema total de la computadora. Los dispositivos de entrada o saIida conectados a la computadora tambi4n
Q
+
'
m
el
llaman &@Qs.~ Entre i a ~~ ~ m8s M comunesS=tAn los teclados, los mo~@~res .y i m p q r a s . LOBperif&ícw que proporcionan a h c e n a miento &liar paia el Usiema p?cintas y discos magn&ticos.Los periféri'cm sixí dihpz1sitivirs efectromecAnico$ y eleetromagn&ticosde cierta comple jidad. A q f se , ~ & i o n a T un 6 breve análisis de su funcionamiento, sin entrw:en d-lles de BU con$thicci&ninterna. Los rqpnjtores de, video son los p e r i M h de uso mds común. Consismonitor y kclado , Fn q un Wla* como clisposüivo de entrada y una panfalla como dispositivo de &da.'&y diferentes tipos de mo~toresde video, pero los más populares'titW8-un'tubo de rayos catódicos (CRT).El CRT contiene un caiión electFdnico que envía un haz de electrones a una pantalla fosforescente al frente del tubo, El haz puede desviarse en forma horizontal y vertical, Para producir un patr611en la pantalla, una rejilla dentro del CRT recibe un voltaje variable que hace ,q9eIeJ.M mtziem ,con la pantalla y la haga brillar en punm ~ l e c c i o ~ d o íLas s . -le6 ' h o m n t a k y verticales desvW e13ba y:lo ham,bmer por el tub,.dmcien& que aparezca en la pantqiIa ,h. p~tr6n viswb, ,Una .mrwteds@ ,de. b. -pitores es un cursar qye marca la~ ~ m,que,6 insertad n el siguiente'carácter en la pantalla. . -. .& c;upr: puede w v ,a cualquier pwki5n en la pantalla, sobre un , earfickr úni~%~wia palabrq o,cci+quier linea, h s &ha de edicibn agregan ,, , o , l q r a n h$ocaciór). w n base en la p i c h del.mmor. El monitor puede .,, opesjtr en b q de 8q&jez, *o, .& donde todos-b r c a r a c m inhoduci, 11, dw la pvtj!k a ,hv$s del teeW:= t r w t a la mputadora m , . for;m~.,simuWm. En ql- gpod~!deb w e , .el .text~editado se almacena W,UIM memoria !Mdmtw de.h Wrmbal, Ei texto se transfiere a , -. b ~ , m p t a & r acomo8 .bloqpe de h ib$?m~wP M P D * ~ Un w @ o ~p - k f e , el papel de. =@dada de la.-~ynpu:kd~~a.. Ha y tres tipos b 8 ~ h ~ d i 1~ daw, 4. d .. , d e , i m m a s d&qwac&m: de mawb, de matriz.de puntos y laser. La , +$npmorade rnargada,pntie*neu n ' d h a cqm 1- .carmkres colocadas en la o.- w. de @ circunferm&..A~ ;Tnpr;Mir,mcacarA~brC la meda gira a la posici6n se
!m
m
zippiada y-dmpuékuh imán, al que =-aplica itna corriente, la oprime - contra la cWa:Le de matrhlde puntos &tiene un conjunto de puntos n lo:largo del de+lmpM6m,Por ejempIo, una impresora de matriz de S X 7 puntos que imprime 80 caracteres por línea tiene varias lineas horizontales y cada una consta de 5 X 80 = 4(30 puntos. Cada punto pude impo n&; depndiertdo de los mm&r&especificos que es& impresos en la lúiea. hhptewra hser utiliza'un tanibor fotogrbfico rotatorio que se emplea para-imprimir las-imágenes de caracteres. Despuk, el patrón se 'transfiere sobre el papel i p l que en una máquina copiadora. &as cintas tnagn&cq,w utilizan principalmente para almacenar archivos he datos: por ejemplo, el registro de la n6mina de una compania. El accew es secuencigd y consta de registros que pueden accesarse uno despuks de otro, confonne Ia cinta. m u m 8 a10 largo de un mecanismo esfaciomio de lectura-emiturd. Es und de Id rn6todoa :más baratos y lentos para . almacenar y' tiene k ventaja de que las ~intaspueden quitarse cuando no se usan: 'Las discos magn&tic& ti& siiperficies 'rotatorias de alta velocidad, !con u b cubierta de material ma@tico. El a c h se consigue al mover un - mecanismo ae lecturassc@ura sobre una pis'h en la superficie magnetizada. Sobre todo, los d i se tiM,jzan para el almacenamiento de grandes cantidad* de programas y datqe. Las cintas y discos se anaIizan mérs adelante en la wcibri 12-1, juntb mn su como memoria auxiliar. Otros dispositivos de entrada y 'salida que se ennientran en sistemas de computadora son los gmikadores digitah, los lectores de caracteres óptima y mapdticos, los canvertidones analgicos-digitales y equipo diverso de adpuisici6n de datas. Na?odas las e n t r a b provienen de pemnas y no todas das salidas están dirigidas a eiias. Las computadoras se utilizan para controlar varios p m s en tiempo real, como provisidn de partes de máquinas, procediientas de ensamblado en Wea y p m s quimieo~e Xnduatriales. Para tales aplicaciones, d& proporcionarse un m h d o para captar las condkiofies de estado del proceso y enviar Males de control al procesa , que se coptroIe. La oqy$mción de entrada-salida una computadora es una W 6 n del tamaño, de la computadora',yde los dispitivos conectados a eiia. Ia difepciadenfre un sistema cande y pequeÍ@ depende en gran parte de la qantidad de b i t e r í a que tiene &pqn$k l+twmputadora para comunicarpe con unmdes periMcas y la ca~kidad~de Nféricos conectados al sistema. Como cada periférico se comporta eri forma d i h a t e de los demás, seria ~mkibitivaentrar en detalles de ha htconexiones necesaFias entre la computadora y 'cada perifkrico. En este capiSu10 be presentan ciertas M c a s comunes ,arb mayoría de los p e r ~ ~ ~
' &.
1
.-
cinta ~qagriéticq
disco magnhtiw
f
.
L.
*
S
"
Caractexes alfariuméricos ASCW L.& dispgtivtw de entrada y salida que comunican con las personas y la computadora, por lo general se relacionan con la transferencia de informa-
-
~ i d nalfanumérica hacia y desde e1 dispitivo y la computadora. El &digo ario eatirrdar para los mractems &ar~um&icos es el ASCiI por sus siglas en inglés (leneriEan Sandsld Codefor Informafion Jnterchnge, C M i o Estan-
.
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Sustttuto 4bpe
sep&dor de archivo Separador de grupo ,,: Separador de mgistm de unidad " ' Separador l y h r
SECCI~N11-2
byte
Interface de entrada-salida
411
dar Norteamericano para Intercambio de Información). Utiliza siete bits para codificar 128 caracteres como se muestra en la tabla 11-1. Los siete bits del código se representan mediante bl a b7, donde b7 es el bit más significativo. Por ejemplo, la letra A se representa en ASCII como 1000001 (columna 100, renglón 0001). El código ASCII contiene 94 caracteres que pueden imprimirse y 34 caracteres que no se imprimen y que se utilizan para diversas funciones de control. Los caracteres imprimibles consisten en 26 letras mayúsculas de la A a la Z; 26 letras minúsculas; los 10 números del O al 9, y 32 caracteres especiales como %, *, y $. Los 34 caracteres de control se representan en la tabla ACCII con nombres abreviados. Se listan de nuevo debajo de la tabla con sus nombres funcionales. Los caracteres de control se utilizan para direccionar datos y formar el texto impreso en un formato preestablecidu. Existen tres tipos de caracteres de control: afectadores de formato, separadores de información y caracteres de control de información. Los afectadores de formato son caracteres que controlan la distribución de la impresión. Incluye los controles de máquina de escribir común, como retroceso (backspace, BS), tabulación horizontal (horizontal tabulation, HT)y retorno de carro (cawiage return, CR). Los separadores de información se utilizan para separar los datos, en divisiones como párrafos y páginas. Incluyen caracteres como separador de registro (record separator, RS) y separador de archivo @le separator, FS). Los caracteres de control de comunicación son útiles durante la transmisión de texto entre terminales remotas. Algunos ejemplos de caracteres de control son inicio cte texto (start of text, STX) y fin de texto (end of text, ETX), los cuales se utilizan para enmarcar un mensaje de texto cuando se transmite por un medio de comunicación. El ASCII es un código de 7 bits, pero la mayoría de las computadoras manipula una cantidad de 8 bits como una unidad única llamada byte. Por lo tanto, con mucha frecuencia, los caracteres ACCII se almacenan uno por byte. El bit extra en ocasiones se utiliza para otros propósitos, dependiendo de la aplicación. Por ejemplo, algunas impresoras reconocen los caracteres AXII de 8 bits cuando el bit más significativo se desactiva en O. Los 128 caracteres adicionales de 8 bits con el bit m6s significativo activado en 1 se . utilizan para otros símbolos, como el alfabeto griego o una fuente de tipo cursivo. Cuando se utiliza en la comunicación de datas, puede emplearse el octavo bit para indicar la paridad del carácter del código binarie
11-2
Interface de entrada-salida
La interface de entrada-salida proporciona un método para transferir información entre dispositivos de almacenamiento interno y de E/S externas. Los periféricos conectados a una computadora necesitan enlace de comunicación especial para funcionar como una interface con la unidad de procesamiento central. El propósito del enlace de comunicación es resolver las diferencias
la computadora central y ,cada periférico. Las diferencia5 qua existen principales mn. ., ., r
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1. TAXI @-.sun dkpilifok ehtmmecánicas y debromagnéticos ysu manera de 6peraei@i7es dikmt~tea la de la CPU y la memoria, @e mn dispwitivm.elethdnicos: Rax- lo tantoI8puede querirse una m d 6 n ~ d e . ~ b r e w ~ d e s e f & h + -, - 2 La *iddad de & a d e & x h de datos ¿e los perifdricos, por lo general, es menor que lá vel~ídadde-tramferemia de la CFU y, en .', -e puede . f i d t a r & m meranlsmo de sincronizaci6n. 3. W &dip:de daW y 10s hmmtod en las pWirQ.icos son diferentes , - .,del fmrh-de la :paIabfaleÉila &U y en la inemoria. 4k Las modús de opación de tos peiWddo&hn diferentes uno de otro y cada ttno~d& estar ^confro~o para iib 'perturbar La operación de otros pefiMm éoaktadói a la C m . 1
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2 Para resorver estas diferendas, loi s@hnas de'tomputadara incluyen componentes &e dimitería' e$&dea erifre h 'EPU los peri@ricos para supemisaz y ~ & u ~ ~ n t dh ar ~ las trdr&cias Tdemtrada y salida. Estos comp~¡nwit&~~&:llanian nrlefam, porque :&-'comufücantanto con el canal del práesador roxrnarcm kl diqmsit9Vo pBrico.( ' ' . Adedm ~eada2 dispsitivo puede tener su propio controlador que aup e h las apaci~nesdel rne&iisrno paizimlar en*& piférico,
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de direcci6n y lfneas de contrd Se emplean eldisco mgndtieo, la impresora y la krminali&ea& cualquier computadora de p r e i t o general. La cinta ma@th uUsa en algumas computadoras~parael almacenamiento de zespaldos; Cada dispmitivo p&iw tieaie~asociada-urna unidad de interface. Cada hterfare deoodifíca h ~ ~el mntkol, que ae mg i b e del canai de E/$ y las. bterpreta paria el .periféricoy prop~rciwiasdíales pata el conhdor del ,periférico,.,TambiBn sincrDniza el flujo de datos y .lsupervim la transfewck entre.d p e d é r b y el pmtesador. Cada periférico tiene su pmPi~.wntm~dor que opera el djs~ositiviodectmmecanico particular. Por ejmpl~,el ~1~ntro1ad.o~ de irn-ra w hace carpdel movimiento de papel, la-tenm~rizaci6nde la impresi6n y h seleccib de los caracteres que se imprimen. Un controlador puede alojarse en forrna separada o puede integrarse ffsicamente con el periférico. El canal de E/S del prwesador se conecta a todas las interfaees del periférico. Para comunicar~e+wniui. disposiiko particular, el procesador mIwa una d h d 6 n da dispositivo en Es - h s& hionarniento. Cada . Uriea wnectada al canal de WS contiene un decdidkerdor de direecibn que monitorea ias.&eas ,de& m i o m i e n t o . ~Cuando la interface detecta BU propia direccib, activa B2L. trayectoria entre las ,líneas del canal y el dispositivo que controla. Todois los perifdricos c u y a s - k i o n e s no corresponden a la direccibn en el canai, son inhabilitados por su interface. Al W m a tiempo que queda &pmible la Ldirefci6nen las h a s de . dimxionamiento, el procesador propordona ,un c6digo de funci6n en ias üneas de control. .LaLite&ce ~ h i o n a d aresponde al código de función y avanza a ejecutarlo. El c6digo db W a ' e ,denomina un comando de E/S y es, ,en m c i a , una, htrueci6n que .w ejecuta m ia interface y estb conectada a la unidad periférica. La intwpmtacibn del comando depende del perifériio que d i d o n a el prwesador. Una i n t e r f e puede recibir cuatro tipos de.,comand* ,Se clasificgn como contml, estado, salida de datos y
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el p h d o r monitomi el estado de la anta ingdtnk un ~ d o O d stda c Cuandoila dnta s t á si k poski6n mrrectr. el pr~cesadoren* ua mqmdmde salida de daba ia interface responde a Agll la direcd6m y al comando y+kansfiereia ialomaci6n de las lineas de datos .del canal. a su Wtro intermedio' fbuffer), ]En seguida, )la interface comunica con el controlador de la a t a y envfa b. d a b que se van a almacenar. ' e de & n h & - . El cbthnth de mhdn de &os es lo bpuesto al dk salida de datos. En -este casa Ia Interface redbe datos del pedérico y los :coloca en su registro intermido..El ~xucwadarv e d b si las &tos disponibles mediante un lrorrmaru$ode estados y después envh un m a n d a de entrada de datos. La inkface coloca dos datos sobre las beas de datos, donde el procesador Ios
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canal de memoria Memás de+comuniaarsecon .su espacio de E/S,:el pmesadoc debe comucon la unidad de+memoria. Comd .d canal de E/S, el canal de memoria contime datos, direeeiorm y Ifnea8 de control de lectura/escritura. Existen m m e r a s que pueden dlizar los canales de la computadora para m u n i e a r s e con la memo* y las B/S:
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1. U U h r dm canales separadas, wo para la memoria y el o b para las Ef3. & U-r un canal común pah memoria y E/C pero tener h e a s de control separadh~para cada u&; 3. Utiliear un canal común para memorWy E/S con Uneae de control comwes. m
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En el prima mdtodo, la c o r n p u l d ~Ziene ~ conjuntm de canales de datus, de control y de direcciones indépendientes, tu10 para accesar la memoria.y el otñ> para las EfS. Esto se hace eili mputadoras' qiie dr&rui, m m p w d o r de- l3/S separado (ID promsorr IUP) ademds de la , d a d .de procesamS~nbcentral &lW). ntetnotia'se comunica con la B U y el NOPl por; FM&O de un car(al de memoria. El IOP se comunica también min 1- diépidvw & enataáa y silida m e d i t e un canal de E/S separado, msus &edsR&, &-'y beas de &iiYtril. El p+ib del IOP es pqomionar una aqector$ inidepndbnte.para la transferencia de h h r 0%
1
rmsteidn -ea& &positivas externos y 'Ea memoria interna. El prowsador de E / & l a a* masionei3 se denomina a a d de ti&&. En la seccibn 11-7 -anahmo8 con m a p r detalle lavh u O n del IOP.
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Abhas &mputado~.u * un canal. comdn para hnsferir hfomaci6n entre la m&oria Q rlre EX9 y la rCPU. h~difer&>iaentre una tramfemncia
de memoria y una & a m h c i e de E/S se reconoce mediante h e a s de l&um y ewrihíra sízparadgs. La CPU-espei:iicab si la dirección en las lineas
de d M 6 n n &pafa palabra de memoria wpara un registro de interface al,haMíat una o dos meas posibies de ,leetyra o esmituia. las líneas de control Mwu y E/S whsm se habiütaii(durailteuna transferada de E/S. Las líneas de control de lectura de m & y E S U ~ ~ U M memurh ' ~ ~ so habilitan 'durmte 'm transferencia a meididria. Esta corifiguraci6n aisla todas las direcciones de interface de E/S de las direcciones asignadas a memoria y se denomina método de E/S aislada para asignar direcciones en un canal común. EIS aislada En Ia configuraci6n E/S a&&, la Cm tiene ' h h c c i o n e s distintas de entrada .y saW, y cada iina de estas instmccione se asocia con la direccidn de un registro de interface. Cuando la CPU reciipera y decodifica e1 caigo de operacidn de una instniccidn de entrada-salida, coloca la dirección asociada con la ,instrucción dentro de las Uneas de dirección comunes. Al mismo tiempo, habilita Ia lfnea de control de lectura de E/S @ara entrada) o de qxritura de E/S (para salida). Esto informa a los componentes externos conectad~sal canal comdn que h direcci6n en las i í í s de direcciún es para - un registro de interface y nb para una palabra de memoria. Por otra parte, cuando la CPU recupera una instrucci6n o i d operando de la memoria, coloca la d Í c i 6 n de memoria en las lfneas de direccidn y habilita la línea de ccm-tro1 de iectura de memoria o de escritura de memoria. Esto informa a I*. mmpentes externos que la direccibn es para una palabra de memoria y no-para una interface de E/S. El mgtodo E/S aislada separa memoria p la6 drrecciones de E/S para que 10s valores de h dirección de memoria no se afecten con la asignación de dirmciones de interface, porque cada q, tiene su propio espacio de , direccionamientb. 'La otra 'alternativa es utilizar el mismo espacio de direcdonimiento para 'memo&' y E/S. Este es d caso de las computadoras que emplean 6610 un conjunto de SeAales de .lec@ra y escritura y no hacen diferencia entre direcciones de memoria y E.)s. Esta configuracih se denornpeada & ~a - ,mina EJS mp&& en h. memoria, La computadora trata a un registro de irt~kcecomo parte del sistema de memoria. Las direcciones asignadas para ntmwria registros de interface no pueden utilizarse para palabras de memoria, 10 cual ereduce el rango de direccioh de memoria disponible. En una organizacih da E/S mapeada en La memoria, no hay instrucciones especificas de entrada o salida. La CPU puede manipular datos de B/S que Siden en'+tras de_interface con la misma instruccih que se iaSiIii para. manipular palabras de memoria. Cada interface se organiza como un eoqjunto de registros qiie responden a peticiones de lechira y escritura en el +tia de diredonamiento normal. De manera típica, se reserva w w t o del e6paaio de diredunamiento total para registroe de interface pero, en general, se pueden coimar en cualquier direcci6n mientras no existe t i d i & .uiia pqiabra de m r i a que responda a La misma d k c & ~ Las c~)rnputado~s~ con E/S mapeada en memoria pueden utilhr iristntccPo~-de tipo meniork para accesar datos de E/S. Bsto permite a la ,
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computadora utilizar ias,q~ismasinstmccionm para trsuisfererina ae entrada&la o para transferencia &m-oria. La wmtaja .es que las instrucciones de q g a y a ~ ~ e n a n ) i e a t o , u ~ dpara a s - leer: y escribir en h memoria pueden, utilizarse para introducir y sacar datos de 1- registros de E/S. En una computadorii tipicai hay mas instnicciones de referencia a memoria que . htru+ones de E/S. Con las E/S mapeadas en memoria todas las instruc, .cioqp.que hacen referencia a mem~riatambidn e s # h disponibles para E/S.
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bionuF 9k figura 11-2.Consta de dos registros de datos Uamados puertos, .
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E'emplo de interface WS. J n eje(nplo ,deuna inteqhce de B/S se muestre en forma de diagrama de
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~ E C ~ I ~ N - 1-Interface 1-2 de entradasalida
un registro de control, un registro de estado, acopladores de canal y circuitos de temporización de control. La interface se comunica con la CPU mediante el calla1 de datos. Las entradas de selección de integrado y de selección de regisaro determinan lna dirección asignada a la interface. Lectura de E/S y escritura de EkS son dos líneas de control que especifican una entrada o salida, respectivamente. Los cuatro registros comunican en forma directa con un dispositivo de E/S conectado a la interface. Los datos de E/S hacia y desde el diposibivo pueden transhime al puerto A o al puerto B. La interface puede operar con un dispositivo de salida, con un dispositivo de entrada o con un dispositivo que requkre tanto entradas como salidas. Si la interface está conectadh a una impresora, s610 sacará datos, y si da servicio a un lector de caracteres, sólo introducirá datos. Una unidad de disco magnético transfiere datos en ambas direcciones pero no al mismo tiempo, por lo que la interface puede utilizar líneas bidireccionales. Se pasa un comando a l dispositivo de EJS al enviar una palabra al registro apropiado de la interface. En un sistema como este, no se necesita el código de función en el canal de B/S, porque el comando se envía al registro de control, la información de estado se recibe del registro de estado y los datos se transfieren hacia b s registros de los puertos A y 8.Por lo tanto, la transferencia de datos, el contkol y la información de estado se realizan siempre mediante el canal de datos común. La diferencia entre datos, control o información de estado se determina del registro particdar de la interface con el que se comunica la CPU. El registro de control recibe información de control de la CPU. Al cargar los bits apropiados dentno del registro de control, la interface y el dispositivo de E/S conectados a ella pueden colocarse en diversos modos de operación. Por ejemplo; el puerto A puede definirse como un puerto de entrada y el puerto B como un puerto de salida. Pueden darse instrucciones a una unidad de cinta magnética para que rebobine la cinta o para que se arranque con un movimiento hacia adelante. Los bits en el registro de estado se utilizan para condiciones de estado y para registrar errores que pueden ocurrir durante la transferencia de datos. Por ejemplo, un bit de estado puede indicar que el puerto A ha recibido un nuevo conjunto de datos del dispositivo de E/S. Otro bit del registro de estado puede indicar que ha ocurrido un error de paridad durante la transferencia. Los registros de la interface comunican con la CPU por medio del canal de datos bidireccional. El canal de direcciones selecciona la unidad de interface por medio de la entrada de selección de integrado y de las dos entradas de selección de registros. En forma externa, debe proporcionarse un circuito (por lo general un decodificádor) para detectar la dirección asignada a los registros de la interface. El circuito habilita la entrada de selección de integrado (chip select, CS) cuando se, selecciona la interface mediante el canal de direcciones. Las dos entradas de selección de registro RS1 y RSO, ppr lo general, se conectan a las dos líneas menos significativas del canal de direcciones. Estas dos entradas seleccionan uno de los cuatro registros en la
418
apfmm mc6 O r g m i z d b de entrada-salida
interface, se@p se e s p d c a ,en la tabla que acompaña al diagrama. El. cwtenido del regist~o.wlecckonado se traxlsfkre a la CPU mediante el canal de datos ,cuando se bahilih .lade M a r a de,.EiS. La CPU transfiere infmmaci6n tiinaria al =gis& seleccionado m d h k el cana1 de datos cuando la habsta la entrada E/S &!ma.
11-3. Tmkxencia asbcrona de datos Las. opaciones i p m s en.un sistema digital se hcmnkin mediante pulsos de reloj pr(?~grcionados.por ~ ~ ~ -ún. Lo~s p u h de1reloj se apkm a todos lca registros dentro de una unidad y todas las transferePiáas de datos entre +trog in-os en forma s h d á n e a durante el han+ -'de un.pulso de relaje1designan dos unidades, por ejemplo la CPU y h i n k k de EjS, indwdientes una de la otrsi. Si los registros de la bjterface c o m p r h un reloj coma q n los .;registras de la CPU,,= dice que la tr+ & &re .las dos unidsh es sincrona. En la mayoria de los casos, la t m p o ~ e i b ni n m 4 enJc3idairnidad ind-ente de la otra, que en ese caso utiliza su pmpi~mi9 para sus registros intemm. En ese caso, se dice que las dos unidasqn ashcmms una. de la otra Este enfque se utiliza con mucha bemenda en la mayoria de lm s i s m de eo~putadora. La ttamfereneia de dabs asínc~gnaenbe dos unidades independientes requiere que se transmitan &lales de control. entre las unidades que se camunicgn para W c a r eJ momento en el cual se estan transmitiendo datos. pulso & kbilitacidn' Una manera de copepir esto es mediante un pulw de habilitación ( e s b WiEa) proporcionado , p r medio de una de-las unidades para indicar a la otra unidad &da tiene que ocurrir la trandamcia. Otro m W o muy gene-do es ac~mpafíarcada conjunto de datos ,que se transfiere con una #Mde control que M i c a Ip pnpmcia de &tos en el canal. La unidad que recibe el conjunto de datos m p n d e con otra &al de control para reconocer la -6n de le datos, Este tipo de acuqdo entre dos unidades independimks se conoce como r e m m ' m h t o rnwbo httdshsk;ng). Ei método de pulso,.estrobosc6picoy 4 metudo de reconocimiento de transferencia de datos asineron~sno,se Iimitan a las transfemcias de E/S. De hecho, M utwan ampliamente em n u m m orasiones que q u i e m la transferencia de datos entre dos unidades independientes. Bn general consideramw h unidad .que transmite como Is fuente, y la unidad que recibe cQmo el destino. k r ejemplo, la CPU es la unidad fuente durante una bderenciqdesalidao dee9PZhnayeslaunidadd&im duranteuna tmmk rieneia de entrada o de lwturq. Se acostumbra ~ p e d i c a rla transferencia yíncrona m t dos ~ unidel4e~independientes mediante un diapama de temp~rhd6nque m u ~ t r ala rela~i6nde temporhacián que debe existir entre las +les: de qntroj y &s d a s (en lm canales. b, secuencia de control durante una transkmcia as-na depende de si la transferencia la inicia la &dad unidad destino, l.
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Control de habfitacihn El método de control de habilitación (estroboscópico) de transferencia 'asincrona de datos emplea una línea de control única para temprizar cada transferencia. La unidad h t e o la. unidad destino pueden activar el pulso de habilitacibn. La figura 11-3(a) muestra una transferencia iniciada por la fuente. El canal de dam lleva la información binaria de la unidad fuente a la unidad destino. De manera tlpica, el canal tiene heas miiltiples para transferir un b p o palabra completos. El estrobosmpio es una h e a hita que informa a la unidad destino cuándo está disponible en el canal una ppiabra de datos vAlida. Como 8e muestra en el diagrama de temporizacibn de la figura 11-3@), primero la unidad fuente coloca los datos en el canal de daDespubs de mun 'b'teve retraso, para asegurar qui los datos se e s t a b b en un valor regular, h herrte activa el pulso de habilitaci6n. La infomci6n en el canal de datm y la sehl de habilitación se quedan en estado activo durante un &di ki - . . . tiempo suficiente para permitir que la unidad destino z e c h los datos. Con frecuencia la unidad destino utiliza un flanco descendente del p u b de ih h'mb habilitación para transmitir el contenida del canal de datos a sus regiairos JR , i ~ f r , ~ . t internos. La fuente quita los dakm del ranai en un breve periodo previo a la deshabilitaeibn del pulso de habitaei61~En mlidad, la fuente no tiene que cambiar la Inforrnacidn en el canal de da-, el W o de que la seiial de habilitacidn esté ddab'itada indica que el canal de datos no contiene datos vbtliclos. Habrá disponibles nuevos datos vdlidos a610 degpu6 de que se vuelva a habilitar el pulso de control de habiiitacih. La figura 114 nuestra una tcansfetkmcia de datos iniciada 'por la unidad destino. En este caso, la unidad destino activa d pulso de habilitación, uifotmando a: la fuente que proporcione los datos. La unidad fuente i r
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figura 114 Pulso de habiltadón iniciadopo* fuente &a
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!1 canal de datos. datos deben ser vAlid08 y permanecer ea el canal el tiempo suficiente que k unidad destino ios acepte. Puede utiiiime otra vez el flanco kendente del pulso de LabilitaciGn para activar un registro destino. Desl ia unidad destino habilita el pulso. La fuente quita los datos del canal espu& de un intervalo de ,tiempo muchas computadoras, el pulso de habilitacid controla en realihd medbntebpulsos-de reldj en b CPU. La CPU está siempre a cargo de os canales e i h m a a las unidadeslexkmas,c6mo transferir datos. Por &-m&jmPlo,el pulso de habilibci6n de la f e a 113 debe ~ e una r s e M de . d montrol de escritura de memoria de la CPU a una unidad de memoria. h &%ente, en este caso la CPU, coloca una piabra en el canal y le informa a a unidad de memoria, la cual es el destino, que ésta es una operacidn de a-witura.De igual manera, el pulso de habilitad611de la figura 11-4 puede ier una sefiaI de eontkol de lectura de memoria de la CPU a una unidad de nemoria. El destino, la CPU, iniciá h operacibn de lectura para informar a !liga memoria, la m4 es la canal de da& La tramferemía de = S i r a la que se acaba de describir. Por lo general, k transferencia de datos entre F a inrrface y un d+positivo @e E/S es controlada por un conjun&,. de líneas de recanocimiento mutuo. d
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econ~cimiento+~K rrP del mktado bbilitacih es la unidad fuente que inicia la no m m a de saber si la unidad ha recibido en ,desventaja de que tramfemcia tiene destino realidad los datos que col& en el canal. De igual manera, una unidad
la transferencia no puede saber si la unidad fuente ha colocado - & h k los datos en el canal. El mgtodo de reconocimiento mutu~~handshake), .pueIv- este problema al introducir una segunda seiIal de control p r o p ~ o n auna respuesta a la unidad que inicia la conlml de dos líneai 131 principio bbtm del d b p d o de recondmhto mutuo de dos líneas de transferencia de da- es el siguiente. Una h e a de control estA en la misma dired6n que el flujo de datos en el m a l , de la fuente al destino. La utiliza la unidad fuente para informar a la unidad destino si hay datos viilidos en d canal. WoWa m e s de, control está en la diceeeihn opuesta. La utiliza la unidad d & h o para irífoqar la fuenSesi puede aceptar datos. La secuencia de control durante la transferencia depende de la unidad que inicia la transferencia. . La fipra 11-5 muestra el pmcedhiento de transferencia de datos cuandolo'inicia la fuente. &E dos h a s de recanocimiento mutuo son &tos mílidos, ue p e r a la unidad fuente y, &tos ncqtados, generada por la unidad estino.+EI diagrama de twipocizaci6n muestra el+intercambiode señales entre l a d o s .midade&la rwuencia de eventos listada en la parte (c) muestra los cuatro estados posibles que puede tener e1 sistema en cualquier momento. La uriidad fuente inicia la transferencia al colocar los datos en el canal y habilitar su mial de datos válidos. La unidad destino activa la señal de dalos aceptados des@& de que acepta los datos del canal. En seguida, la unidad fuente deshabiiita su seiial de datos vblidos, la cual invalida las datos en el canal, después Ia wiidad destino deshabilita su señal de datos a c q ~ o ys el sistqa a su estado inicial. ia unidad fuente no envh lw datos siguientes hasta decpués que la unidad destino muestra su disponibilidad. para aceptar nuevos datos al dehabilitar su se-1 de datos acqofados.Este esguerq pemite re€f%s&arbitrarios de un estado al siguiente y que cada unidad pes@sida apu propia vekidad de transferencia de datos. La v e i ~ d a d a etransferencia está determinada por la unidad d s lenta. La trhsferencia que utiliza lfneas dq reconocimiento mutuo iniciada por la unidad destino mudm en la figura 114. N6tese que el nombre de la sefial generada por la unidad destino se ha cambiado a prepara& pura &os, con el fin de que refleje su nuevo significado. En este caso, la unidad hente no4:blloca datos en el canal hasta que recibe la &al preparada pira datos de la unidad destino. De ahi ert adelante,,el procedimiento de recow cimiento mutuo sigue el mismo patrdn que en el caso iniciado por la unidad fuente. N 6 t e que la secuencia de eventqs m ambos casos sería iddntica si ' brlsli&erd&05%~&ial &e &m& p*h1dnt9d como el komplemento de datos dmpfdbs. Ik liec* !a única dif&cia en& la h&cia iniciada por la fuente y ia iriiciada par d dbtiiió, @b9 'Ia el-6n de su estado inicial. El qhema de d ~ & h i é n t 6 ' m u t u opropqiona un alto grado de 'flex3bdi&d1:y &fiabilidad $orque' bl &r&o &be de una transferencia de datos' w bdsa &I ,iaparticipacidn dctiva de ambas unidad- S i m a unidad & delectuo&, no &, mmP1etafr&'ia ,~msferench'de &tos. El error puede detectarse' mdhk un m&&is& de ~hPO fmmmwido, que produce una desha que inicie
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t s a n s b c b de d a b p no se qompleta dentro de un tiempo paedebmhdo. La &l de h p o transcurrido se implanta mediante un reloj interno que inicia un tiempo de conteo cuando la unidad habilita una de sus e l e s dé control de recon+knto, Si la seiIal de recormhiento mutuo que proviene del &kho no =ponde dentro de un cierto tiempo, la unidad ednsidera que ha mrrido un error. La &tal de tiempo transcurrido puede utilizarse para interrumpir e l , p v d o ry, por lo tants, para ejecutar una rutina de que realice una acción de recypación de econveriente.
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Figura 114 TrmimrKh iniciada pS* destino u t i M o m z o n d e n i o mutuo.
Transferencia seriJ asinaona . - .
31
La m h c i a de datos entre &S unidades puede hacerse en fomia paraJela o serial: En la transmisidn de datos paralela, cada bit en el mensaje tiene ¡$u prkpia trayectoria y todo el merwaje se transmite al mismo tiííp'o. Esto' d@&i qué uii mensaje de n bií5 debe transmitirse a travk de n trayectorias conductoras separadas. En la transferencia de datos serial cada bit en el mensaje- se envla en secuencia uno a la vez. Este método requiere el uso de un par de conductores o un conductor y una
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tierra comi5n. La transmisibn paralela es más rapida pero requiere muchas heas. Tamaiih se ü h i i para distancias cortas y mando la velocidad a imprtante. La tran8misibn serial e a d s l ~ t pero a es menos cara porque s61o req& u n pt?r de . e a ~ d ~ c t p r e ~* ' La tramdsi6rr serial puede ser shcrona o asíncrona. En la transmisidn sinmona, ias dos unidades comparten urdecuencia de reloj c o m h y los bits se transriiiten en PbMa c&ntjnwa la velocidad 'que dictan los puIsos de reloj. En Ia transmisidn serial de larga distancia, cada unidad es manejada por un reloj -aradade. la misma frecuencia. En f o m peri6dica se transmiten &he de sina-ci6n entre las dos unidades para mantener sus doies en sincronía uno cortc~l m.En h ttansmisibn ashcrona, sblo se envia infinfqmnrrnci,b b&ia cuando está disponible y la lima estd desocupada cuan do;^ hay inhmci6n por transmitir. Esto contrasta con la informacibn sh~zon&, en la cual \os bits deben transmitirse en forma continua para conservar suicronizada la frecuencia de reloj en ambas unidades. La trans' misi6n serial shcrsna ?,analiza más adelante en la secci6n 11-8. Una témiea seria4 de transmisihn asíncrona de datos, utilizada en niuchas terminales interaZvVas-&pIfea bits especiales que se insertan en ambos extremas del c6digq de_carAckr.Con esta técnica, cada carácter consta de tres partes: un bit de inicio, los bits del carActer y los bits de paro. La convención es que el transmisor está en el estado 1 cuando no se transmiten caracteres. El primer bit, liarnado el bit de inicio, es siempre O y se utiliza y r a ipdim,d comienzo de un carácter. El ú l h o bit, Uamado el bit de paro, S :siempre 1. En la 11-7se mu-a un *lo de este formato. Un cadcter kansmitido pude-qektatlo el reeptar a partir del con* cimiento de las reglas de trapismisi6n: -... l.,Cuando nodse =ti enviando un carkter, la línea se mantiene en el '&a& 1. 2. La iniciaci6n de una trammisián de&ar&cterse detecta a partir del bit de i n i c i a 4 cual es siempre 0. 3. Lbs-bib de c a x a c k siempre van después del bit de inicio. 4. Despu& de,2ue se transmite el Bltimo bit de cardcter, se detecta un . bit de cuando la línea retorna al estado 1, por al menos un tiempo eorrespnndknte a un bit. . ,
Al usar estas reglas, el receptor puede detectar el bit de inicio mando la Enea pasa de 1 a O. Un reloj en el receptor examina la línea en los tiempos de bit dnwnientes. El receptor conoce la velocidad de transferencia de los bits y la cantidad de bits de carackm que debe aceptar. Después de que se trmsmiten los bita de' caracteres, se.enmn un6 o dbs bits de paro. Los bib bit de prim de paro &@nsiempre en el estado 1 y marcan el fin del cara* para dar a entender el estado desocupado o de espera. Al final del catacter, la h e a ae conserva en el estado 1 por un período de al menw uno o dos tiempo8 correspondientes a un bit, para que el transmiso~y el ~ q t o puedan r volverse a sincronizar. El tiempo que la linea permanece en este estado depende de la canti¿ad de tiempo requerida por el equipo para volve& a sincronizar. ~igunasterminal- elechmnecAnicas antiguas utxlizan dos bits de paro, pero las temínales más nuevas utilizan sólo un bit. La k e a permanece en el estado 1 hasta que se transmite otro carácter; i3l &mp de paro awgura que no Ilegarb un carActer nuwo durante uno o das 1 i e . m ~ de~bit. Como ejemplo, consideremos la transmisión aerial de una terminal cuya velocidad de transfekcb es de 10 caracteres .par segundo. Cada caracter transmitido coqsta de un bit de inicio, Dcho bits de informaci6r1,y dos bits de paro,,para total de 11 bits. 10 caracteres por segundo significan que cada carActer n w i & 0.1s para la transferencia. Como se van a transmitir 11 velocidad en b d i o s bibt se sak que el .tiempo para un bit ea 9.09 ms. La velocidad m bnudios se define como la velocidad a la cual se transmite informacih serial y es equivalente a la transfemcibS de datos en bits por segundo. Diez caracteres por segundo con un formato'de 11 bits tiene una velocidad de transferencia de 110 ba'ltdiw ta ferminal tiene un teclado +yuna impresora. Cada vez que se una teclaAuna terminal mvía 11 bita en forma serial a lo largo de una línea. Para imprimir un carácter en la impresora, d e k recibirse un mensaje de 11 Mts a través de otra línea. La interface de Ia terminal consta de un trzmmbr y un receptor. El transmisor acepta un caracter de 8 bits de la computadora y p d e a enviar un mensaje serial de 11 bits a través de la lInea de la im~resora.E1 meptor acepta el mensaje &al de 11 bits de Ia lhea del @lado e introduce 4 &digo de c-+ter de 8 bits dentro de la computadora. Btán disponibles circuitos integrados diseiiados en forma q x c f i c a para proporcionar la interface entre la computadora y terminales interactivos similares. Tal circuito wdmomuia una i&bw@e de comunicacidn a s f m a reaptmdmlssmim mfmno univtml (universal awnchvonoics S
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asinc~maseunirihue% tra 'enla figura 11-8. Funciona-*emotransmisor y v t o r . La interface se inMallzia 'para .mmodo de tfanshmW partidar mediante un byte de +eonholytese carga dentro de sir reghtro.demtmL El +tro transmisor
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de&w,de h CPU a bvds del anal de datos. &te byte & c o m i d e n ~pam trammisibn serial. La parte
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dmtM $e ~ t r @&o o de corrimhto y, cuanda se a-ula un byte de datos completo, se transfiere al registro receptor- La CPU puede deecimar que el registro recepbr lea el byte a trav~del~ana~d~lo;ainpa~Uta.anelsogistm~e~~doseutilVan . ~ s & m W g ~ y p ~ r , c i ~ . e m r e a ' p p .wurrir dwmb la tmwnhih,La Wil pude k el mgistra de estado para ooqprqlqrel @o de hs Isib de k a n k a y ~ e b m h a si r ha ocurrido algún . .F4 sbeas,&qLwntrol d-esa:kifjn..dehtegrhdg y .de lectura y d t w a reoeptora recibe infomci6n
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coiriunican con la CPU.La agrada de decd6n de inkgrado (CS) Be utiliza para sehionar la interface a -v€s del canal de direcciones. La sekabn .demgistro (ES) se asocia con los contrales de lectura (RD)y d t u r a Ros, xegistrw son &lo de escritura y dos son d i o de lectura. El registro seletcionado es una porción del vahr RS g de 1w estados RD y WR, según . se lista en la tabla que acompaña al diagrama. La opracibn.de una intwhee de tammhdh ashcrona se inicializa mediante ia CPUi al enviar un byte sil registro de mnhL E1 procedimiento de inichlhcibn coloca la interface en un modo de operación wpecífico porque define ciertos parhmetros, como la velwidad en baudios que se va a utiiizar, cuántos bita hay en cda~sadder/la.decisión de generar una comprabacih de. la paridad y eithtos bits de alto se -den a cada car$&'r:: Das bits en d r&strobde mtadq re usan como banderas. Un bit ae utiliza para indicar 8i 4 registro &ansmisor está vado y otro se emplea para indicar 1 el registro wceptor mta Ileno, ta operación de la parte :de transmisor de la inkrfaee B la siguiente. La U ? U a lee eL registro, de estado y comprueba la bandera para obsemar si . ~ t vado á reeisho tmmimr. Si está vado, la CPW transfiere un carácter al registro transmisor.y la interface desactiva la bandera para marcar h o el qbtro. El primeic hit en el registro de corrimienh de1 transmisor se activa m O para generar un bit de inicio, Elbcarácter se trsnsfiere en paralelo del registro trawmiwr al iregistro de desplammiento y e agrega la cantidad apppia* de bi# de alto al registm de corrimientod k p u é s se marca vacío .el registro Qammimr. &ra,.puede ka~~mitiise el mdcter un bit a la vez , al colmar b d a t o s en el mgistro de codmiento a la velocidad de baudios ' mpecificada. La CPU puede transferir otro carácter al registro transmisor, despuds de comprobar la bandera en el -m@tro de estado. Se dice que la interface es de registm dbble porquepuede cargarse un nuevo carkkr tan pronto comed anterior comienza la transmisi6n. 1 La opera& de -h-parte mqptora de h interface es similar. ta entrada de m h n de &#os estA en el atado 1 cuando la h e a está inactiva. El confml receptor monitorea la línea de r e q d b n d i datos en busca de una -1 d para dekctar h ocurrencia de M bit de W o . Una vez que re ha detwtado un bit de-&ici~,los bits de &&r que entran se colocan en el de corririoiento en donde se reconen a la velcieidad de baudio , establecida. Después*de i & i r los bits.de &tos, ' la interface comprueba la paridad y los Pi+g,dealto, En seguida, se t m h m el cardcter, en paralelo, del regis@ de .comhimto al registro de mceplci6n, sin los bits de inicio y de al@ La banda@en el registro de stada se activa para indicar que el q i s t r o Ceceptar está &no. b CPY lee, el ,registrg de estado y comprueba la bander? y, si pt+ activa, lee los datus d4 registro mxptor. - La interface ver$.. cualquiera emm posibles durante la transmisibn " activa bita apropiados en el .registro de estade La CPU puede leer el registro de estado en cualquier momento para comprobar si han ocurrido erro=. 'f.res emm pos%!que cornpnieba iq inke$a@ durante la transmi-
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sión son el error de paridad, el error de configuración y el error de superposición. Un error de paridad ocurre si la cantidad de dígitos 1 en los datos 1 'recibidos no corresponde a la paridad correcta. Un error de posición ocurre , .t , I , tS>i no se detecta el número correcto de bits de alto al final del carácter rsecibido. Un error de superposición ocurre si la CPU no lee el carácter del ,, i registro receptor antes de que el siguiente quede disponible en el registro de , ,-# , corrimiento. Los errares de e&anearnimto dan c6m6 Multado una p4fdida - , ,de caracteres en el flujo de datos recibido. -17 ~ ~ ' l ~ ~ j í ~ ~ -
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Un buffer primero en entrar, primero en salir Prst-in, 3rd-out, FIFO) es una unidad de memoria d e localidades adyacentes que almacena información de -, s i a. L < manera que el primer dato que entra es el primero que sale. Un búffer FIFO tiene terminales de entrada y salida separadas. La característica importante - ., , , de este buffer es que puede introducir y sacar datos a dos velocidades ,. I ,! diferentes y que los datos de salida están siempre en el mismo orden en el - cual se introdujeron al buffer. Cuando se coloca entre dos unidades, el FIFO , I r J l . Y , F. puede aceptar datos de la unidad fuente a una velocidad de transferencia y 1 lq enviar los datos a la unidad destino a otra velocidad. Si la unidad fuente es , ,' 7 más lenta que la unidad destino, el búffer puede llenarse con datos a una - 4 . Ivelocidad lenta y después vaciarse a una velocidad más rápida. Si la fuente , II~,~II . es más rápida que el destino, el FiFO es útil para aquellos casos en donde :.a' nin los datos fuente arriban en grandes cantidades que llenan el buffer, pero que i ! r: el tiempo entre esos arribos es suficientemente largo para que la unidad , I . t ; destino vacie alguna o toda la información del buffer. Por lo tanto, un buffer lb r FiFO puede ser útil en algunas aplicaciones cuando se transfieren datos en I ,t.- ,, r -,I forma asíncrona. El buffer FIFO apila los datos conforme llegan y los entrega en el mismo orden cuando se necesitan. 1 . . > ' ' v : El diagrama lógico de un buffer FIFO típico 4 X 4 se muestra en la r ~ q ; 1-~,, , 1 r ,,> ,., , I G figura 11-9. Consta de cuatro registros de 4 bits RI, I = 1, 2, 3,4 y un registro . de control con flip-flops Fi, i = 1, 2, 3, 4, uno para cada registro. El FIFO , lb , rjri I.C~ puede almacenar cuatro palabras de cuatro bits cada una. Puede aumentarse la rI .< 1 1 . cantidad de bits por palabra al elevar la cantidad de bits en cada registro y .(,ir , " , ' puede aumentarse la cantidad de palabras al elevar la cantidad de registros. I ,, 1, =+ Un flip-flop Fi en el registro de control que está activo en 1, indica que :n una palabra de datos de 4 bits está almacenada en el registro RI correspon. 1 1 - : frJ diente. Un O en Fi indica que el registro correspondiente no contiene datos 1 . 1 11 1. válidos. El registro de control dirige el movimiento de datos por los registros. -h.~;*p: . Cada vez que el bit Fi del registro de control está activado (Fi = 1) y el bit .l " Fhl se reactiva ($i+l= 1). se genera un pulso de reloj que hace que el registro A ' r J.; - ! f l ~ R(1 + 1) acepte los datos del registro RI. La misma transición de reloj activa '. , 4l,, 1 Fi+l en 1 y desactiva Fi en O. Esto provoca que la bandera de control se 2 ' r.lrl;~ mueva una posición a la derecha junto con los datos. Los datos en el registro I t r c n ~ i i/ J, se mueven hacia abajo del FiFO, hacia la salida, mientras existan posiciones l
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vacías adelante de él. Esta operación de avance se detiene cuando los datos alcanzan el registro RI con el siguiente flip-flop Fi+l activado en 1 o cuando alcanzan el último registro R4. Se utiliza un borrado general maestro para , . , ,. .. . .; inicializar todos los flip-flops del registro de control en 'O. Se insertan datos dentro del buffer siempre y cuando esté habilitada la .: C !Iseñal entrada preparada. Esto ocurre cuando se desactiva el primer flip-flop . . t., . F1,indicando que e1 registro RI está vacío. Se cargan los datos de las líneas
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930
W ONCE Chgarhcibn de entrada-salida
de entrada al habilitar el reloj en R1 mediante la línea de control insertar. El mismo reloj activa F, lo cual deshabilita el control mhda preparada, lo que indica que e1 FIPO est& ahora ocupado y no puede acepta? mAs datos. El procesa de avancB comienza siempre y cuando eR2 estg vado. Los datos en RI se transfieren dentro de R2 y se desactiva F1. Esto habilita la línea entrada p r p r a d a , indicanda que las entradas esfdn ahora disponibles para otra parabra de datos. SE e i m esta lleno; permanece activa y la linea entrada preparada permanece en el estado O. Nótese que las dos lineas de control entrada preparada e insertar constituyen un par de heas de reconocimiento mutuo initiadas por el destino. h datos recorren la pila de registros hasta d extremo de salida. La linea de control siida preparada est6 habilitada cuando se activa el último flip-flop de control F4, indicando que hay datos válidos en el registro de salida R4. ta unidad destino acepta los datos de salida de R4, y esa misma unidad deshabilita la señal de control borrar. Esta desactiva Fq,haciendo que se deshabiiite la salida preparpda, lo cual indica que los datas en la salida ya rio son vAlidos. Sólo después de que la sefial borrar regresa a O pueden moverse los datos de R3 dentro de R4. Si el FIFO está vacfo, no habrdi datos en R3 y F4 permanecerá en estado inactivo. N6tese que las dos Imeas de control salida prqarada y borrar constituyen un par de líneas de reconwimiento mutuo iniciadas por la fuente.
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11-4 Modas.de transferencia La irúormacibn binaria recibida de un dispositivo externo por lo general se Almacena en la memoria para su pmesa&ento posterior. ia infomacibn transferida de la computadora central a un dispositivo externo se origina en unidad &-memoria. La CYU s61o ejecuta las ihstrucciones E/S y puede aceptar los datos en forma temporal, pero la fuente o destino final es la unidad de memoria. La transferencia de datos entre la computadora central y los dispositivos de E/S puede manejarse en diversos modos. Algunos modos utilizan la CPU como una trayectoria intermedia; otros transfieren los datos directamen& a y de la unidad de memoria. La transferencia de datos de y a perifkrims puede manejarse en uno de tres modos posibles.
l. E/S programada 2. E/S iniciada por intempción 3. Accesa directo a memoria @MA) EIS programada
Las operacion~de E/S programadas son e1 resultado de instrucciones de ELS escritas en el programa de la computadora. Cada transferencia de datos se inicia mediante una instmcci6n en el progzama. Por lo general, la transferencia es M i y desde un registro de CPU o aerMco. Se necesitan otras instrucciones para transferir los datos hacia y desde la CPU y la memoria.
Transferir datos bajo el control del programa requiere que la CPU &ice un monitorea constante de periféricos. Una vez que se inicia una transferencia de datos, es necesario que la CFU monitoree la interface para ver cuándo puede volveme a ha= una transferencia. lkpende de las instrucciones programadas y ejecutadas en la CPU, observar en detaIIe todo b que acontece (enla unidad de interface y en el dispositivo de E/S.
iti t e m p d d n
IOP
En el mbtodo de E f S programada, la CPU permanece en un ciclo de programa hasta que la unidad de E/S indica que está preparada para transferencia de datos. Este es un proceso que consume bastante tiempo porque mantiene ocupado el pmcesadox en forma hmxsaria, Puede evitarse al usar una opeidn de interrupción y comandos espdales para informar a la interface que emita una reíial de solicitud de interrupcibn mando están disponibles los datos del dispodtivo. Mientras tanto, la CPU puede avanzar a ejecutar owo programa. En ese lapso, la interface sigue monitoreando dispositivos. Cuando la interface determina que el dispositivo está preparado para transferencia de datos, genera una solicitud de interrupción a la computadora. Cuando se detecta la señal de interrupcibn externa, la CPU detiene un momento la tarea que está procesando, transfiere el control a un programa de servicio para procesar la transferencia de E/S y despuk regresa a la tarea que ejecutaba originalmente. ta transferencia de datos bajo E/S programada es entre la CPU y un periMrico. En el acceso directo a memoria, (DMA), la interface transfiere datos hacia adentro y hacia afuera de la unidad de memoria por medio del canal de memoria. La CPU inicia la transferencia al proporcionar a la interface la direcci6n inicial y la cantidad de palabras necesarias que se van a transmitir y despuds avanza a ejecutar otras tareas. Cuando se hace la transferencia, el DMA solicita ciclos de memoria mediante el canal de me moria. Cuando el controlador de memoria concede la solicitud, el DMA transfiere los datos directamente a la memoria. La CPU d o retrasa su operacibn de a c e a memoria para permitir la transferencia directa de E/S a memoria. Como la velocidad de los perifgricos por lo general es menor que la velocidad del procesador, las transferencias a memoria de E/S no son frecuentes en cornparacibn con el acceso a memoria del pmcesador. la transferencia DMA se analiza con mayor detalle en la sección 11-6. Muchas computadoras combinan la 16gica de interface con los requisitos para acceso directo a memoria en una unidad y h llaman procesador de E/S IOP. El WP puede manejar muchos periféricos a travds de un DMA y la opci6n de interrupción. Con tal sistema, la computadora se divide en tres módulos separados: la unidad de memaria, la CPU y el IOP. ~ Q Sprocesadores E/S se presentan en 1a sección 11-7. Ejemplo de EíS programada En el mdtodo de E/S programada, el dispositiva de E/S no tiene
acceso
directo a la memoria. Una transferencia de un dispositivo de E/S a memoria
432
cAPfnno ONCE oqankaci6n de entrada-sdida
requiere que la CPU ejecute varias instrucciones, incluyendo una instrueci6n de entrada para transferir los datos del dispositivo a la CPU y una uistrucúón de almacenamiento para transferir los datos de la CPU a la memoria. Pueden necesitarse otras instrucciones para verificar que están disponibles los datos del dispositivo y para contar b cantidad de palabras transferidas. U n ejemplo de transferencia de datos de un dispositivo de E/S por medio de una interface a la CPU se muestra en la figura 11-10. El dispositivo transfiere bytes de datos uno a la vez, conforme están disponibles. Cuando esti4 disponible un byte de datos, el dispositivo lo colma en el canal de E/S y habilita su línea de datos V A M O S . La interface acepta el byte en su registro de datos y habilita la límea de datos aceptados. La interface adiva un bit en el registro de estado que denominaremos bit de "bandera"o bit F. Ahora el dispositivo puede deshabilitar la línea de datos vblidos, pero no transferiri otro byte hasta que la interface deshabilite la línea de datos aceptados. Esto se apega al procedimiento de reconocimiento mutuo establecido en la figura 113.
Eeuihua de 3/SL
Datm aceptados
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F = Bit &-huiera
Figura 11-10 Transferencia de datos de dispositivo E/S a CPU.
Está -rito un programa para la computadora con el fin de comprobar la bandera en el registro de estado, para determinar si se ha colocado un byte en el registro de datos mediante el dispositivo de E/S. Esto se hace al leer el registro de estado dentro del registro de Ia CPU y comprobar e1 valor del bit de bandera. Si Ia bandera es igual a 1, la CPU lee los datos del registro de dabe. ihpués, la Cmr o la interface de8activan el bit de bandera a O, dependiendo de c6mo están disefiados los circuitos de la interface. Una vez que se desactiva La batuda, la interface d~habilitala linea de datm acepta& y el dispositivo puede transferh, entones, el siguhtcs byte de datos. Un diagrama de flujo del programa que debe escribirse para la CPU, se muestra en la figura 11-11. Se considera que el dispositivo estii enviando
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11-4
Modos de bansferem5a
433
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Figura 11-11 Diagrama de flujo para programa de CPU para inkwlucir datos.
una secuencia de bytes que debe abcenarse en la memoria. La transferencia de cada byte requiere de tres instrucciones: 1, Leer el registro de estado.
2 Comprobar el estado del bit de bandera y transferir el control al paso 1 si no está activado o a1 paso 3 si lo está. 3. Leer el registro de datos.
434
. .
CAPmmmcs Organizacr6n de entrada-salida
Cada byte se lee en el registro de la CPU y despuh se transfiere a la memoria con una instnrccibn de almacenar. Una tarea c o m h de proaama- qi6n de E/S es transferir un bloque de palabras de un dispositivg ~;E/S y ~ a l m a c e n w f a en s un buffer de memoria. Un -programa que almacena caracteres de entrada en el búff~rque utiliza las instnicci&es definidas en el capitulo 6 se lisfa en Ia tabla G21. 131 m4tcdo de,E/S programada es particularmente útil en computadoras pequeñas de baja velocidad o en sistemas que &Sin dedicados a monitorear un dispositivo en forma continua. La diferencia en la velocidad de transferencia de informacih entre la CPU y el dispositivo de E/S hace ineficiente este tipo de transferencia. Para apreciar por qu4 es ineficiente, consideremos una computadora tipica que puede ejecutar las das instrucciones que leen el registro de estado y camprueban ¡a bandera en un micro-segundo. Consideremos que el dispositivo de entrada transfiere sus datos a una velocidad promedio de 100 bytes por segundo. Esto es equivalente a un byte cada 10000 micro-sepndos. Esto significa que la CPU comprobará la bandera 10,000 veces entre cada transferencia. La CPU está gastando tiempo mientras comprueba la bandera en lugar de hacer alguna otra tarea de procesamiento ÚtiI.
EIS iniciada por intenrupcibn Una alternativa para que la CPU no tenga que monitorear en forma constante la bandera, es permitic que la interface informe a la computadora cuando esté lisb para transferir datos. Este modo de transferencia utiliza la opcibn de interrupcibn. Mientras la CPU estd corriendo un programa común no comprueba la bandera. Sin embargo, cuando se activa la bandera, se interrumpe momentáneamente el avance de la computadora con el programa actual y se informa que se ha activado ia bandera. La CPU se desvía de lo que esta haciendo para atender la transferencia de entrada o salida. Después que termina la transferencia, la computadora retoma al programa previo para continuar lo que estaba haciendo antes de la interrupción. La CPU responde a la señal de interrupeibn al almacenar la diFecci6n de retorno del contador de programa dentro de una pila de memoria y despuh transferirse el control a una rutina de servicio que procesa la transferencia de E/$ requerida. La manera en que el procesador &%e la d k c i ó n de transferencia a la rutina de servicio varíq de una unidad a otra. En principio, existen dos m4todos para lograr esto. Uno se llama i n t m p ' d n con Mor y el oim i n t m p d n sin wctor. En una intermpci6n sin vector, la direcci6n de transferencia de control del programa e asigna a una posici6n física en la memoria. l b una intempcibn con vector, la fuente que interrumpe proporciona la información de la transferencia a la computadora. Esta informaci6n se llama el vecfor de intm~pci6n.En algunas computadoras el vector de intemipcibn ES la primera dirección de la rutina de servicio de E/S. En otras computadaras el vector de interrupción es una direcci6n que
sEC&N
11-5
Prioridad de intempdh
435
apunta a una posición en la memoria en la cual se almacena la direcci6n inicial de la rutina de servicio de E/S. En la secci6n 11-5 se muestra un sistema de intempci6n con vector.
rutitta de
E/S
Consideraciones de pxogramaci6n EI ariiifhis anterior se relaciond con la ckuiteria necesaria para lograr la interface de dispositivos de E/S hacia un sistema de computadora. Una computadora tambidn debe tener rutinas de programaci6n para controlar los perif6ricos y para la transferencia de datos entre el procesador y los perif& ricos. h s rutinas h E/S deben emitir comandos de control para activar el perifdrico y para comprobar el estado del dispositivo, con el fin de determinar cuándo estd Esto para transferencia de datos. Una vez que está preparado, la informati611se transfiere dato a datu hasta terminar. En algunos casos, se proporciona entonces un comando de control para ejecutar una funcibn de dispositivo, como detener la cinta o imprimir caracteres. Con frecuencia las traasferencias están acompafíadas de mmprobacibn de errores y otros pasos iitiles. En las transferencias controladas por intempci6nJ los programas de E/S deben enviar comandos al periférico para interrumpir cuando estb preparado y para dar servicio a la interrupci6n cuando m r r a . En la transferencia DMA,los programas de E/S deben inicializax el canal de DMA para comenzar su operacibn. Ei control por programa del equipo de entrada-salida es una empresa compleja. Por esta razdn, 10s fabricantes proporciorian rutinas de E/S para lbs periféricos estandar como parte del sistema de computadora. Por lo general, se incluyen dentro del sistema operativo. La mayoría de los sistemas operativos contienen diversas programas de E/S para soportar la línea de perifkricos particular que se ofrece para Ia computadora. Las rutinas de E/S est8n disponibles como proce&rmientos de sistemas operativos y el usuario hace referencia a las rutinas establecidas para especificar el tipo de transferencia requerido, sin entrar a detallados programas en lenguaje de miquina.
11-5 Prioridad de interrupci6n ta transferencia de datos entre ia CFU y un dispositivo de E/S la inicia la CPU. Sin embargo, la CPU no puede comemar la transferencia a menos que el dispositivo -té preparado para comunitarse con la CPU. La disponibilidad del dispositivo puede determinarse de una kfial de intempcibn. La CPU responde a la solicitud de intempibn al almacenar la dirección de retorno del PC dentro de una pila de memoria y despuks el programa se transfiere a una rutina de servicio que procesa la transferencia solicitada. Como se analizó en la secd6tl 8-7, algunos procedares también salvan dentro de la pila la paiabra "deestado del procesador (PSW) y cargan una
prioridad de intewupcibn
encuesta
nuwa PSW para la rutina de servicio. Aquí na consideramos la PSW para no complicar el analbis de las interrupciones de E/S. En una aplicaci6n típica, se conectan varios dispositivos de E/S a la computadora, y cada dispositivo puede originar una solicitud de interrup ci6n. La primera tarea del sistema de interrupción es identificar la fuente de la interrupcidn. También existe la posibilidad de que varias fuentes soliciten servicio en forma simultánea. En este caso, el sistema debe dkdir tambih a cual dispositivo atender primero. Una priot.idad de i n f m p c i b r r es un sistema que establece una prioridad entre las diversas fuentes para determinar quk condición ae va atender primero cuando llegan al mismo tiempo dos solicitudes. El sistema también puede determinar cuales condiciones se permiten para interrumpir a la computadora mientras se da servicio a otra interrupción. Se asignan niveles de internipci6n de alta prioridad a solicitudes que, si se posponen o interrumpen, pueden producir consecuencias serias. Los dispositivos con trarw ferencias de alta velocidad como discos magnéticos reciben una alta prioridad y los dispositivos lentos como los teclados reciben baja prioridad. Cuando dos dispositivos interrumpen Ia computadora al mismo tiempo, Ia computadora atiende al dispositivo con mayor prioridad. Puede establecerse la prioridad de interrupciones simultáneas mediante programación o circuiterla. Se usa un procedimiento de "encuesta" para identificar la fuente de prioridad más alta por medio de programacibn, En este mhtodo existe una dirección de transferencia de control común para todas las interrupciones y el programzr cuida que Ias interrupciones comiencen en Ia direccibn de transferencia y registra las fuentes de inkrrupci6n en secuencia. EI orden en la cual se prueba detemina la prioridad de cada internipci6n. Se prueba phmero la fuente de prioridad más alta y, si su señal de interrupción este activada, el control se transfiere a una rutina de servicio para esta fuente De otra manera, prueba la fuente con Ia siguiente prioridad hacia abajo y asf sucesivamente. Por lo tanto, la rutina de servicio inicial para i d a s las interrupciones consiste en un programa que prueba las fuentes de intempci6n en secuencia y transfiere el control a una de varias rutinas de servicio posibles. La rutina de servicio particular alcanzada, pertenece al dispositivo de prioridad mas alta entre todos los dispositivos que interrumpieron a la computadora. La desventaja del mdtoda de programaci6n es que, si hay muchas interrupciones, el tiempo requerido para *gistrarlas puede exceder el tiempo disponible para atender el dispositivo de E/S. En esta situaci6n, puede utilimse una unidad de circuito de prioridad de inkmpci6n para acelerar la operacibn. Una -unidad de prioridad de intemipcidn de circuiterfa funciona como un administrador general en un ambiente de sistema de interrupciones. Acepta solicitudes de interrupción de muchas fuentes, dekrmina cuál de las solicitudes que 1Iegan tiene la prioridad m á s alta y emite una solicitud de intempci6n a la computadora con base en esta determinaci6n. Para acelerar la operd6n, cada fuente de intermpci6n tiene su propio vector de interrup-
ci6n para accesar en forma dwcta su propia nitina de servicio. Por lo tanto, no se necesita el registro porque todas las decisiones Ias establece la unidad de circuiM de prioridad de interrupcibn la función de prioridad de eimiitería puede establecerla una sonexión serial o paralela de heas de interrup c h . La conexihn serial también se conoce como el d o d o de cadena
circular.
Prioridad de cadena de margaritas El rndtodo de cadena de margaritas (daisy chain) de establecer prioridad consiste en una conexi6n serial de todos los dispositivos que solicitan una internipci6n. El dipasitivo con la prioridad más al& E coloca en la primera posicibn, seguido.por los dispositivos de prioridad inferior hasta el dispositivo con la m6s baja prioridad, que se coloca al iiltimo en la cadena. Este m b d o de conexi6n entre tres dispositivos en h CPU se muestra en la figura 11-12. La. Unea de solicitud de htempcidn es común a todos los dispositivos y forma una conexión de 16gica alambrada. Si cualquier dispositivo tiene su señal de inkrmpci6n en el estado de nivel bajo, la ünea de interrupci6n va al estado de nivel bajo y habilita la entrada de interrupci6n en la CPU. Cuando no está pendiente ninguna interrupcibn, la línea de interrupción permanece en el estado de nivel alto y la CPU no reconoce interrupciones. E s b es equivalente a una operación OR lógica negativa. La CPU responde a una solicitud de hternipci6n al habilitar la Iinea de reconocimiento de intermpci6n. E3I dispositivo 1 recibe esta señal en su entrada de prioridad PI). La &l de reconocimiento pasa al siguiente dispositivo por medio de Figura 11-12 Inteaupfi6n con prioridad por cadena de margaritas. C a d de datoe.delpmesador
A
1L
VAD 1
I
VAAD 2
'
YAD 3
. MspIdvo 1 : -PI PO
I3ispitlvo 2
: PI
Po
1
-
MBpositlvo 3 PI m
i
-
AIsiguienie dhposftivo
Y
-- W W d
de iritwudon
-
: INT
CPU h m w i m h b de fnterrupdbn U
INTACK
cmhJL.0 ONCE Organkción
direecidn de wector
de entrada-wlida
h salida de prioridad (PO)s610 d el dispositivo 1 no está solicitando una interrupción, S el dispositivo 1 tiene una interrupcidn pendiente, bloquea la señal de reconocimiento del siguiente dispositivo al colwar un O en su salida (PO.Entanceb, procede r inserta su propia direccih de vector (VAD) de interrupción, dentro del cana1 de datos, para que la CPU la utilice durante el ciclo de intemipcibn. Un dispositivo con un O en su entrada PI genera un O en su salida PO para informar al dispositivo con la siguiate prioridad más baja que ha bloqueado la señal de r&onocimienb. Un dispositivo que solicita una inb mpci6n y tiene un 1 en su mhada PI acepta b señal de reconocimiento al colocar un O en su salida PO. Si el dispositivo no tiene interrupciones pendientes, transmite la &al de reconocimiento al siguiente dispositivo al colocar un 1 en su salida PO.Por lo tanto, el dispositivo con P1 = 1 y PO = O es el que tiene la prioridad m& alta y que ~Iicitauna interrupcibn y este dispositivo coloca su direccidn de vector (VAD) 'enel canal de datos. E1 arreglo de cadena de margaritas le da la prioridad mis alta al dispositivo que recibe' la señal de reconocimiente de intempcih de la CPU. Entre d s lejos esti el dispositivo de h primera posicl6n, es menor su prioridad. La figura 11-13 muestra la 15gica interna que debe incluirse dentro de cada dispositivo cuahdo estA conectado en un equema de cadena de margaritas. El dispositivo activa su &pflop RF cuanao desea interrumpir a la CPU. La salida del ffip-flop RF recorre un inversor de colector abierto, un Figura 11-13 Una etapa del arreglo de prioridad de cadena de margarita. VAD
Entrada de prioridad.
'
PI
I W t u d de dfreEd6ar M
S
Q
1 Salida de prioridad
RF
&plitivo
-R 7
-
Solicitud de interrupción a CW
i
PO
circuito que proporciona la lógica de alambrado para la h e a de interrupci6n comiin. Si PI = O, PO y la línea de habilitación a la VAD S Q ~iguales a O, sin considerar el valor de RF. Si PI = 1 y RF = O, entonces PO = 1 y se deshabilita la direccidn del vedor. Esta mdici6n pasa la señal de reconocimiento al siguiente dispositivo a través de PO. El dispositivo está activo cuando PI = 1 y RF = 1. Bta condici6n colma un O en PO y habilita la h i 6 n del vector para el canal de datos. Se considera que cada dispositivo tiene su propia d i d 6 n de vecter d i s W . Se desactiva el flip-flop RF despu& de un retrasa suficiente para asegurar que la CPU ha recibido la dfrec-ch de vector.
Idgicn de prioridad
Inkmpci6n de prioridad paralela El m W o de interrupción de prioridad paralela utiliza un registro cuyos bits se adivan en forma wparada, mediante la señal de interrupción de cada dispositivo. h prioridad se establece de acuerdo con la posicidn de los bits en el registro. Además del regis& de interrupcih, el circuito puede incluir un registro de mAscara, cuyo propósib es controlar el estado de cada solicitud de interrupcibn. Puede programarse el registro de mAscara para deshabilitar interrupciones de prioridad menor mientras se esta atendiendo un dispositivo de prioridad más alta. También puede proporcionar una opcibn que permita que un dispositivo de prioridad alta interrumpa la CPU mientras se atiende un dispositivo de prioridad menor. La 16gica de prioridad para un siskma de cuatro fuentes de interrupcibn se muestra en la figura 11-14. Consta de un registro de interrupcibn cuyos bits individuales se activan mediante condiciones externas y se desactivan mediante instrucciones de programa. El disco magn6tic0, como es un dispositivo de alta velocidad, recibe la prioridad m6s alta. La impiesora tiene la siguiente prioridad, seguida por una lectora de caracteres y un teclado. El registro de msscara tiene la misma cantidad de bits que el registro de interrupcibn. Mediante instrucciones de programa, es posibl~activar o desactivar cualquier bit en el registro de &&ara. Cada bit de interrupcidn y su bit de mascara correspondientes, se aplican a una compuerta AND para producir las cuatro entradas hacia un codificador de prioridad. De esta manera, se reconoce una interrupci6n &lo si el programa activ6 en 1 su bit de mascara corregpondiente. El d i c a d o r de prioridad genera dos bits de la direccibn de vector, la cual se transfiere a la CPU. Otra salida del mdificador activa un flip-flop de estado de intwnifi6n @T) cuando ocurre una inteirypcibn que no está enmascarado. B1 programa puede habilitar %odahabilitar el flip-flop de habilitacibn de h k m p c i h (intmpt enable, IEN)para proporcionar un control general subre el si~tema de interrupciones, Las salidas de IST que recibieron la h u 6 n AND con IEN proporcionan una señal de Hiterrupi6n común para h CPU. La señal de mmnocimiento de i n m p c i d n (INTACK) de la CPU habjlita los b u f k dd cana3 en el registro de salida y se coloca una direccidn de vector VAD dmm
440
ONCE
Orgmh66n de entrada-salida
Figura 11-14 Ckuiterfa ae prioridad de intempci6n.
del canal de dAhora explicaremos el circuito M c a d o r de prioridad y después analiarqno6 la interaccibn entre el controlador de prioridad de interrupcibn y la CPU.
Codificador de prioridad El codiflcador de prioridad es un circuito que -implanta la funci6n de p r b ridad. La 16gica del codiiicador de prioridad es que, si dos o m8s entradas
114
Prioridad de uiWru@~
441
TABLA 11-2 Tabla de verdad de codiñcador de prioridad Entradas
-
Salidas
10 11 Iz 1 3
x
y
TST
o
i
x
x
O 0 0
f 0 0
X 1 0
0 1 1
1
O 0 0
.O
1
1 1 1
x
x
o
Funciones booleanas x = I',I{ y = ILI, i;i; ( I S T ) = I, 1,
+ + + 1, + J ,
lie.gan al mismo tiempo, la entrada que tiene la prioridad mayor tendrá preferencia. La tabla de verdad de un dificador de prioridad de cuatro entradas se proporciona en la tabla 11-2.Las letras X en la tabla representan condiciones no signiicativas. La entrada Io tiene la prioridad mayor; por lo tanto, sin considerar el valor de las otras entradas, cuando esta entrada es 1, la salida genera una salida xy = 00. I1 tiene el siguiente nivel de prioridad. La salida es O1 si Il = 1 siempre y cuando lo = O, sin considerar los valode las entradas de prioridad menor. Se genera Ia salida para I2 6610 si las en~adasde prioridad mayor son O, y así sucesivamente hacia abajo en el nivel de prioridad. Se activa el estado de interrupción (1ST) 9610 si una o mAs entradas son iguales a 1. Si todas las entradas son 0, se desactiva XST a O y las otras salidas del codificador no se utilizan, por lo que se marcan em condicimw no significativas. E610 ~e debe a que la direcci6n de vedor no se transfiere a la CPU cuando IST = O. Las funciones booIeanas listadas en la tabla especifican la 16gica interna del codificador. Por lo general, una computadora tendí8 más de cuatro fuentes de interrupción. Por ejemplo, un codificador de prioridad con ocho entradas generará una salida de tres bits. La salida del ccdificadox de prioridad se utiliza para que forme parte de la direcciSn de vector con cada fuente de mtempci6n. Puede asignacualquier valor a los otros bits de la direcci6rt de wctor. Por ejemplo, la d M 6 n de vector puede formarse al agregarse ceros a las salidas x y y del codificador. Con esta selección se le asignan los números b'inarios 0,1, 2, y 3 a los vectotes de interrupción para los cuatros &positivos de E/S.
*"'
Ciclo de intemipci6n El ffipflop IEN de habilitacin de intmupci6n que se muestra en la figura 11-14 puede activarse a desactiva* mediante iastniccimes de programa. Cuando IEN se desactiva, la CPU no considera la solicitud de intermpci6n que proviene del IST. El bit IEN controiado por programa le pennite al
programador elegir entre usar o no b opcibn de intemipci6n. Si se ha insertado una instniccibn en el programa para desactivar IEN, significa que el usuario no dque su programa se interrumpa. Una instrucci6n para activar XEN indica que la opci6n de interrupción se usará mientras corre el programa actual. La mayoría de las computadoras incluyen eircuiterla interna que desactiven IEN a O cada vez que el procesador reconoce una intemipcibn. Ptlhfinal de cada ciclo de interrupci6n la CPU comprueba IEN y la seiial de intermpcibn de IST. Si alguna de ellas es igual a O, el control continúa con la siguiente instnicdbn. Si ambas IEN e IST son iguales a 1, la CPU pasa a un ciclo de intemipci6n. Durante d ciclo de internipci6n la CPU ejecuta la siguiente secuencia de mierooperaciones:
SP tSP - 1 Deaementadar apuntador de pila M[SP]+PC Salvar PC dentro de la pila ' N A C K t1 Habilitar reconocimiento de internipci6n Transferir dwcci6n de vector a PC K+
Vm
IEN +O
Dehabilitar interrupciones paskriom
ir a recupera la instrucci6ri
1La CPU salva la direccidn de retgrno en PC dentro de la pila. Después reconoce la intempci6n al habilitar Ia línea INTACK ia unidad de prioridad de interrupción responde coIocando un vector de intempci6n único dentro del canal de datos de la La CPU transfiere la d k c i 6 n de vedar dentro del PC y desactivan IEN antes de pasar a la siguiente fase de búsqueda. Duran& 6 siguiente fase de búsqueda, la instrucci6n que se leed de la memorig serh la que esté localizada en la direcci6n de vector.
Rutinas de pmgramaci&n Un siskeq de prioridad de interrupciones es una combinaci6n de técnicas de circyiteria y programación. Hasta aquí,, hemos analizado los aspectos de la circuitería de un sistema de prioridad de interrupciones. ta computadora
programa de servicio
-
tambi6n debe tener rutinas de programaci6n para atender las solicitudes de inkrcupci6n y para controlar los xegistros de la ciruiitería de interrupcibn. La figura 12-15 mu-tca el programa que debe residir en la memoria para manejar el sistema de interrupciones. Cada dispositivo tiene su propio programa de servicio que puede alcamrse medite instrucci6n de brinco (JMP) almacenada en la direccibn asignada al vector. E1 nombre simbblico de cada &m q m t a la direccih inicial del programa de servicios. La pila que se muestra en el diagrama se usa para almacenar la direcci6n de retorna despub de cada interrupción.
CMICI~N 115
Memoria
0
JMP DISK
1
J M P m
2
JMP RDR
3
JMP KBD pmgiama prindpa!
Prioridad de intempci6n
443
de servicio de E/S
-mas
wrvlcio a d k o rnagnétim
"1 -1
Programa para dar semido a impresora en línea
P m p m a para dar servicio a h o r de m e r e s
-t
hograma w dar wrvWo a teclado
Pila 256
750
Figura 11-15 kograme.simaoensdoen memoria para atender interrupciones.
Para proporciomr un ejemplo espcffico consideremos que el teclado de Uitmupci6n mientras la U?Uejecuta la instnicci6n en la l@&d 749 del programa princip91. Al final del ciclo de instrucción, la coriiiputdora va a un ciclo de interrupción. Salva la d k c i & nde retorno 750 en la pila y. después acepta la diremi611 de v d o r 0000M)ll del canal y la transfiere al PC. La instnicci6n en la localidad 3 se ejecuta después, produciendo urva trmfemnuia de control a la-i u . h J d einterrupción KBD. Ahora supongamos que el disco activa su bit de h b m p c i h cuando la CPU ejecuta la instnteci6n en la dirección 255 en el programa KBD.la dirección S 6 se wlva dentro de la pila y d control se hansfiere al programa de servicio DISK. ta última instrucción en cada rukina*esun retorno de la instrucción de interrupción. Cuando termina el programa de servicio del disco, la instruccihn de retorno se recupera de la pila y coloca 256 en el PC. Esto retorna el control a la rutina KBD para que continde atendiendo el teclado. Al final del progrwa KBD, la tíl*a htruccián recupera la dirección de retorno de la pila y retorna el coqtrol al programa principal en Ia dirección 750. Por lo tanto, u q dispositivo de prioridad mayor puede interrumpir a un dispositivo de prioridad menor. Se considera que el tiempo para dar servicio a una intermpciai de alta priorgad es corto en comparacidn con la velocidad de activa su bit
444
0 -
Oxgankación de entrada-salida
transferencia.de1dispositivo de baja prioridad, por lo que no ocurre ninguna pérdida de información.
Operaciones inicial y final Cada rutina de servicio de interrupción debe tener un conjunto de operacio-
nes inicial y final para controlar los registros en el sistema de cimiterla de interrupci6n. Recuerde que la habilitacibn de interrupcibn TEN se desactiva al fml de un ciclo de intempci6n. Este flip-flop se debe activar de nuevo para habilitar solicitudes de intemipcidn de Prioridad mayor, pero no antes de que se hayan deshabilitado hs intempciones de prioridad menor. La secuencia inicial de cada rutina de servicio de inkrrupci6n debe contener instrucciones para controiar la cimitería de intmupcidn de la siguiente mera: 1. Desactivar los bits del registro de máscara de prioridad inferior. 2. Desactivar el bit de estado de interrupcibn IST. 3. Salvar el contenido de los registros del procesador. 4. Activar el bit de habilitaa6n de inkmtpci6n IEN. 5. Proceder con la rutina de servicio.
Los bits del registro de dscara de nivel inferior (incluye el bit de la fuente que interrumpid) se desactivan para evitar que estas condiciones habiten la interrupci6n. Aunque a las fuentes de intempci6n de prioridad menor se les asignan bits de ndmero mayor en el registro de mAscara, la prioridad puede cambiarse si se desea, porque el programa puede utilizar cualquier configuraci6n de bits para el registro de máscara. El bit de estado de internipci6n de& desactivarse para que pueda volverse a activar cuando ocurra una interrupcibn de prioridad mayar. El contenido de los registros de p m d o r se salvan porque puede necesitarlos el programa que se ha interrumpido d q u é s de que el control retorne a &l.Despuks, se activa la habilitación de intempcibn IEN para permitir que otras interrupciones (de prioridad mayor) y la computadora procedan a atender la solicitud de intempcibn. La secuencia fmal de cada rutina de servicio de interrupcidn debe contener instnicciones para controlar la circuitería de interrupci6n de la siguiente manera: 1. Activar el bit de habilitacidn de interrupción IEN. 2 Recuperar el contenido de los registros del pxocesador. 3. Desactivar el bit en el registro de intwrupci6n que pertenece a la fuente que ha sido atendida. 4. Reactivar los kts de prioridad de nivel menor en el registro de cubierta. 5. Restablecer la direcciBn de retorno dentro del PC y establecer IEN.
Debe activarse el bit en el registro de intempci6n que pertenece a la fuente de la intempcibn para que esté disponible de nuevo cuando la fuente requiera otra interrupción. Zns bitc de prioridad menor en el registro de mdscara (incluyendo el bit de la fuente que se está interrumpiendo) se activan para yIver a habilitar sus interrupciones. El retorno al programa interrumpido se consigue al cargar la dirección de retorno en el PC. N6tese que la cimiterla debe diseñarse para que no ocurran interrupciones mientras se ejecutan los pasos 2 al 5; de otra manera, puede perderse la direcci6n de retomo y la infonnaci6n de los registros de mascara y de1 procesador puede ser ambigua si se reconoce una instruccibn mientras se ejecutan las operaciones en este paso. Por esta raz611,inicialmente se desactiva IEN y máis tarde se reactiva despub de que se transfiere la dirección de retorno h PC. tas operaciones final y inicial que acabamos de listar se denominan operacimres generales de gestión o quehaceres dodsticos. No son parte de1 propio programa de servicio pero son esenciales para procesar interrupcic~ nes. Todas las operaciones generales pueden implantarse mediante prograrnaci61-1.Esto se hace al insertar las instrucciones adecuadas al principio y al final de cada rutina de servicio. La circuiteria puede hacer en forma a u b matica algunas de las operaciones generaieg de gestidn. La circuitería puede salvar dentro de fa pila el contenido de los registros del procesador antes de transferir d control a la rutina de servicio. También se le pueden asignar otras operaciones iniciales y finales. De esta manera, es posible reducir el tiempo entre la mpci6n de una interrupcidn y la ejecución de las instrucciones que atienden la hm'te de interrupción.
11-6 Acceso directo a memoria (Dm) La bnsfemcia de datos entre un dispositivo de almacenamiento rhpido como un disco magnktico y la memoria, con h e n c i a está limitada por la vel-idad de la CPU. Quitar la CPU de la trayectoria y permitir que el dispositivo periférico maneje en roma directa los canales de memoria mejw rada Ia velocidad de transferencia. Esta técnica de transferencia se llama acceso diredo a memoria (Direcf Memoy Access, DMA).Durante una transferencia DMA, la CPU está inactiva y no tiene el control de los canales de memoria. Un controlador DMA funciona sobre los canales para manejar la transferencia en forma directa entre' el dispositivo de E/S y la memoría. m La C W puede cokarse en un estado inactivo de diversas maneras. Un a - ' m d t o d o c o m h que se usa con mucha frecuencia en los micxoprocesado~, irl: d e s deshabilitar los canales mediante señares de control e s ~ i a l e s La . figura A m- 11-16 -muestra dos e l e s de mtrol en la CPU que facilitan la transferencia solidtud de canal DMA.El conbolador DMA utiliza la &bada de solicitud de anal (BR) para a_\ 4 -solicitar a la CPU que entregiie el control de los anales. Cuando esta entrada activa, la CPU termina la ejecución de la inshucción actual y coloca el canal de direcciones, el canal de datos, y las lineas de lectura y d t u r a
u
SECCI~N11-6 Acceso directo
Canal de direcciones
a memoria (DMA)
447
I -
de datos
e
Acopladores del canal de datos
,
+
Acopladores de canal de direcciones
Registro de dirección
Selección de DMA Selección de registro
Registro de cuenta de palabras Lbgica de WR control
Escribir
Registro de control
Solicitud de canal Cesión de canal Interrupción
1intempdbn
4
1
Solicitud de DMA Reconocimiento de DMA
L
de E/S
Figura 11-17 Diagrama de bloques de controlador DMA.
La figura 11-17 muestra el diagrama de bloque de un controlador de
DMA típico. La unidad se comunica con la CPU mediante el canal de datos y las líneas de control. Los registros en el DMA se seleccionan mediante la
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CPU por medio del canal de datos al habilitar las entradas de selección de DMA (DS) y de selección de registros (RS). Las entradas lectura (RD) y escritura (write, WR) son bidireccionales. Cuando la entrada de cesión de canal (BG) es O, la CPU puede comunicarse con los registros de DMA por medio del canal de datos para leer de o escribir en los registros DMA. Cuando BG = 1, la CPU ha entregado los canales y el DMA puede comunicarse directamente con la memoria al especificar una direcci6n en el canal de direcciones y activar el control RD o WR. DMA se comunica con el periférico externo mediante líneas de solicitud y reconocimiento al utilizar un procedimiento preestablecido de reconocimiento mutuo. El controlador de DMA tiene tres registros: un registro de direccionamiento, un registro de cuenta de palabras y un registro de control. El registro de direccionamiento contiene una dirección para especificar la localidad deseada en la memoria. Los bits de direccionamiento van a través de búffers al canal de direcciones. El registro de direccionamiento se incrementa después que cada palabra se transfiere a la memoria. El registro de cuenta de palabras contiene la cantidad de palabras que se van a transferir. Este registro se decrementa en uno con cada transferencia de palabras y realuia una prueba interna en busca de cero. El registro de control especifica el modo de transferencia. Todos los registros en el DMA aparecen ante la CPU
448
CAP~WLO ONGE
OrganizAciSn de entrada-salida
como registros de interface de E/S. Por lo tanto, la CPU puede leer o escribir
dentre de 10s registros DMA bajo el contr~lde programa mediante el canal
r-
de datos. Primero, la CPU inicializa el DMA. Después de eso, el DMA empieza - -, , ,-- - ,- y continúa la transferencia de datos entre la memoria y la unidad periférica hasta que se transfiere un bloque completo. El proceso de inicializa-- - - - cidn es esencialmente un programa que consiste en instrucciones de E/S - - --- - . que incluyen la dirección para seleccionar registros DMA particulares. La d C ,#,,-a _ _ - - - - --*- CPU inicializa el DMA al enviar la siguiente información por el canal de datos: . L, ' E. - -1
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1. l$dirección inicial del I ) l t e . d e memoria en donde están disponibles los datos (ppp lectura) o donde se van a almacenar los datos - - -gr escritura). ñIr i l ----! 2. (para La cuenta de palabras, qpe es el número de palabras en el bloque de memoria. .., --3. Un control para especificar el modo de transferencia como de lectura : o de escritura. *... -f.'4. Un control para iniciar la transferencia DMA.
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La dirección inicial se almacena en el registro de direccionamiento. La cuenta de palabras se almacena en el registro de cuenta de palabras y la información de control en el registro de control. Una vez que se inicializa el DMA, la CPU detiene la comunicación con el DMA, s6lo que reciba una señal de internipción. o que desee comprobar cuántas palabras se han transferido.
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Da posición del controlador DMenke los otrdki ~com~onentes .en un sistema I ! c l . ..# a e computadora se ilustra en la figura 11-18:'La CPU se comunica con el irr187 C f g DMA mediante los canales de dirección y de datos como con cualquier r, 1 1 unidad de interface. El DMA tiene su propia dirección, la cual activa las li.rill 13 , líneas DS y RS. La CPU inicializa el DMA por medio del canal de datos. L'L ' .1 ~ f r l - l ,1-1 Una vez que el DMA recibe el comando de control de inicio, puede comenr , ~zar la transferencia entre el dispositivo periférico y la memoria. ,Y - ; - , - U I ~ ~,lI .I; . Cuando el di*spositivo periférico envía una solicitud al DMA, el contro- *: '7 lms lador de DMA activa la línea BR, informando a la CPU que ceda los canales. fiiYi'i8 1 18. - a La CPU responde con su línea BG, informando al DMA que sus canales ' :1 están deshabilitados. Después el DMA pone el valor de su registro de t ~ mm-n ? . d'rreccionamiento dentro del canal de dirección, activa la señal RD o WR y + ciw. - .! 'JI~-:~ envía un reconocimiento DMA al dispositivo periférico. Nótese que las líneas ,I, - * l - a:' ~: 1 RD y WR en el controlador DMA son bidireccionales. La dirección de la r11, v i ~ ~ i + J r , i , , .transferencia depende del estado de la línea BG. Cuando BG = O, RD y WR c ,, . .-le, I ~ ~ I : son lheas de entrada que permiten a la CPU comunicarse con los registros I-''; j l - ~ jc r 7 9 internos del DMA. Cuando BG = 1, RD y W R son líneas d e salida del Ir,<
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~ ~ ~ ~11-6 1 6Acceso 1 4 directo a memoria (Dh4A)
449 -
: Interrupción
+ BG
Memoria de acceso aleatorio
CPU
* BR RD
WR Dirección Datos
RD
t
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WR Dirección Datos
11
ir
t
Control de leaura
1
+
Control de escritura
7 Canal de datos
y
7
A Canal de direcci6n
A
Y
Y
i
Selección de dirección
7 RD
Y
WR Dirección Datos Rec6nocimiento DMA
+ DS
-- RS
=
BR BG
4
Controlador de acceso directo amemoda
Dispositivo penifbrico de E/S Solicitud DMA
Interrupción Figura 11-18 Transferencia de DMA en un sistema de computadora.
controlador DMA a la memoria de acceso aleatorio para especificar la operación de lectura o escritura para los datos. Cuando el dispositivo periférico recibe un reconocimiento de DMA, coloca una palabra en el canal de datos (para escritura) o recibe una palabra del canal de datos (para lectura). Por lo tanto, el DMA controla las operaciones de lectura o escritura y proporciona la dirección para la memoria. En seguida, la unidad periférica puede comunicarse con la memoria por medio del canal de datos para una transferencia directa entre las dos unidades mientras la CPU está momentáneamente deshabilitada. Por cada palabra que se transfiere, el DMA incrementa su registro de direccionamiento y decrementa su registro de cuenta de palabras. Si la
menta de paIabras no alcanza cero, el DMA comprueba la linea de solicitud que proviene del @rico. Para un dispositivo de alta velocidad, la línea estarA activa tan pronto como se termine la transferencia previa. Despuk se inicia una segunda transferencia, y el prweso continda hasta que se ha transferido todo el bloque. Si la velocidad dei perifhrico es mas lenta, la h e a de solicitud DMA puede venir un poco mis tarde. En este caso, el DMA deshabilita la h e a de solicihd de canal para que la CPU pueda continuar ejecutando su programa. Cuando el periférim solicita una transferencia, el DMA vuelve a solicitar los canales. Si el registn, de cuenta de palabras llega a cero, eI DMA detiene cualquier transfemcia posterior y retira su solicitud de canal, Tambibn informa a la CPU de la terminación mediante una interrupcibn. Cuando la CPU responge a la intempcidn, lee el contenido del registro de cuenta de palabras. El valor cero de este registro indica que todas las palabras se transfirieron exitosamenk. La CPU puede leer este registro en cualquier momento para comprobar la cantidad de palabras que ya se han transferido. Un controlador DMA puede tener m6s de un canal. En este caso, cada canal time un par de sefíales de control para señales de solicitud y reconocimiento que est4n conectadas a dispositivos perifkrims separados. Cada canal también puede tener su propio registro de direcciondento y registro de menta de palabras dentro del controlador DMA. Puede establecerse una prioridad entre los canales @ra que los canales con alta prioridad sean atendidos antes que los canales de priaridad menor. la transferencia DMA es muy útil en muchas aplicaciones. Se utiliza para transferencias rApidas de informaei6n entm discos magn&cos y memtF na. Tambih es útil para actualizar la pantalla en una terminal interactiva. De manera típica, una imagen de la pantalla de la t a n h a 1 se conserva en la memoria y puede actualizarse bajo el control del programa. E1 contenido de la memoria puede transferirse a la pantalla en forma periódica, mediante una transferencia de DMA.
11-7 Procesador de entrada-salida (LOP) En lugar que cada interface se comunique con la CPU, una computadora puede inco'p~aruno o m b p-dores externos y asignarla la tarea de cornunid h c b w n k con todos los d"p0sitiv0~E / S . Un prr>cesador de enhadasalida (IOP}, puede clasificam como un procesador con capacidad de acceso dirwto a memoria que comunica con dispitivm de E/S. En esta cdiguración, el sistema de computadora puede dividirse en una unidad de memoria y vaRm procesadores que comprenden la CPU y uno o más IOP. Cada IOP atiende tareas de entrada y salida, relevando a la CPU de los "quehacexesdo&tieos" que involucran las mnshencias de E/S. Un p-doi que comunica eon berminales remotas por teléfono y otros medios de comunicacibn en forma serial se Ilama un procesador de c o m h c i 6 n de datos (DCP).
4
pmwaniierrto de WS
Ei IOP es sidar a una CPU, excepto que esta diseñado para manejar los detalla del p-to de E/S. A diferencia del controlador de DMA, que debe ser inicializado por completo por la CPU, el IOP puede buscar en memoria y ejecutar sus propias instn-iccionea Las instrucciones TOP están qecíficamente disefiadas para facilitar las transferencias de E/S. Además, el IOP priede ejecutiir o.kas tareas de pmmmientob como aritmética, lógica, k a n s f e d de control y traducci6n de cbdigo. El diagrama de bloque de una computadora con dos procesadores se muestra en la figura 11-19. La unidad de memoria ocupa una posicibn ~entraly puede comunicarse con cada p-dor mediante acceso directo a memoria. La CPU es responsable del prmesamiento de datos necesarios en k solución de tareas eomputaciortales. El IOP proporciona una trayectoria para traneferencia de datos con diversos dispositivos pmWic08 y la unidad de memoria. Por b general, la CPU tiene ia tarea de inicializar un programa de E/S. En lo sucesivo el IOP opera en forma independiente de la CPU y contintra transmitiendo datos de dispositivos externos y la memoria.
.
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El-B Unidad de memorla
-
4
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enuadasddm WP)
Canal de E/S
Figura 11-19 Diagrama de bloque de una computadara con prmesador de E/%
Los formatos de datos de ios dispositivos pe&rims difieren de ioe formatos de datos de la memoria y la CPU.El IOP debe estructurar palabras de datos de muchas fuentes difemtes. Por ejemplo, puede ser necesario tomar cuatro byks de un dispositivo de entrada y guardarloa en una palabra de 32 bits antes de la transferencia a memoria. I m datos se reúnen en el IOP a la veiddad del dispositivo y a ia capacidad de bits mienkas la CPU ejecuta su propio pmgrama. Después de que los datos 'se reúnen en una palabra de memoria, se transfieren del IOP directamente dentro de la memoria a). "robar" un ciclo de memoria de la CPU. De igual manera, una palabra de salida tFansferida de la memoria al XOP w ditige del IOP al diqmativo de salida a la velocidad del dispositivo y a sil capacidad de bits.
La comurllcacidn entre el IOP y los dispositivos conectados a él es similar al metodo de'transferencia decmtrol del programa. La comunicación con la mhoria es similar al métcdo de adirecto a memoria. ia manera en la c u ~se l comunican la CPU y'el IQP depende del nivel de sofisticaci61-1 incluido 'en el sistema. En computadoras a mala muy grande, cada procesador es independiente de lbs demas p cualquiera puede iniciar una operad6n. En k mayorla de sistmas rompuhclo~b81~, 1a CPU es el amo que dirige mientras el IOP es bn pmesador esclavo. Se asigna a la CPU la tarea de iniciar d a s las operaciones, p r o las instnieciones de E/S se ejecutan en el IOP. Las instrucciones de CPU proporcionan operaciones para iniciar una transfenmcia de E/S y también para probar condiciones de estado de E/S mcesarias para t m c decisiones sobre varias actividades de E/S. A su vez,
comandos
el IOP solicita la efbci6n de la CPU mediante una interrupci6n y responde a la solicitudes de la CPU al colocar una palabra de' atado en una localidad determinada de 1 . memoria, que se examinar4 después, iin programa de la CPU,Cuando se desea una oizeracidn de E/S, la C W informa al IOP d6nde encontrar el programa de E/$ y despues deja los detalles de la transferencia a1 IOP. Las instrucciones que un IOP lee de la memoria en ocasiones se denominan comandos, para distinguirlos de las instrucciones que lee la CPU. De cualquier manera una instnrccidn y un comando tienen funciones similares. Los comndos son preparados por programadores experimentados y se almacenan en Ia memoria. Las palabras de comando constituyen el programa para el IOP. La CPU informa al IOP dBnde encontrar los comandos en la memoria cuhdo es hora de ejecutar el programa E/S.
Comunlcaci6n CPU-IOP La comunicacl6n entre la CPU y el IOP puede tornar diferentes formas, dependido de la computadora particular considerada. En muchos casos, la unidad de memoria actúa como un centro de mensajes en donde cada procesador deja información para el otro. Para apreciar la operacibn de un IOP típico, mostraremos un ejemplo especifico del mgtodo con e1 que se comunican la CPU y el TOF. Este es un ejemplo simplificado que omite muchos detalles operativos para un panorama de los conceptos básims. La secuencia de operaciones puede realizarse como se muestra en el diagrama de flujo de la figura 11-20,La CPU envía una instmcci6n para probar la trayectoria de IOP, E1 IOF responde al insertar una paIabra de estado en la memoria para que la CPU h compruebe. Los bits de la palabra de estado Mitan la condición del IOP y d dispditivo de E/S. Por ejemplo una eon-dici6n que sobmarga de IOP, dispositivo oCupado con otra transferencia o dispositivo preparado para una transferencia de E/S. La CPU hace referencia a la palabra de estado en la memofia para decidir quR hacer enseguida. Si todo dtá en orden, la CPU envía la instruccibn para comenzar
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p i o h r tray&rla
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del IOP
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~
del IOP
p ~ f w i r p a h b r de a atado a upa localidad de memoria
Si el eetaüo wtil bm, enviar htmcci6nde inici
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b E/S al IOP
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el pmgrama IOP
La CW continúa
,aim z
Conducir tmmferendaa de E/S usando DMq: preprar reporte de wtado
a una pdd4n de memorla para una iraderienda correcta
la transferencia de E/S. ia direcci6n de memoria recibida con esta instniccibn le dice al IOP en dónde encontrar su programa. Ahora la CPU puede continuar con otro programa mientras el IOP está ocupado con el programa de EtS. Ambos programas hacen referencia a la memoria mediante una transferencia DMA. Cuando el IOP termina la ejecuci6n de su programa, envía uqa solicitud deirikrrupci6n a h CPU.La CPU v n d e a la inferrupci6n a l emitir una htnrccibn para leer d estado de1 IQP. El IOP responde al calocar el contenido de su xeporte de estado dentro de una locaiidad de memoria especffica, La palabra de estado indica si ha terminado la transferencia o si ha ocurrido cuaiquier emir durante eiia. De
la inspeceibn de ios bits en la palabra de estado, la CPU determina si la operacibn de E/S ha terminado satisfactoriamente sin errores. El 1OP cuida todas ias transferencias de datos entre varias unidades de E/S y la memoria mientras la CPU prwesa otro programa. El TOP y la CPU compiten por el uso de la memoria, por lo que se h i t a el n b e r o de dispositivos que pueden estar en operación por el tiempo de acceso a la memoria. En la mayoda de los sistemas no es posible saturar la memoria mediante dispositivos de E/S porque la velocidad de estos es mucho menor que la de la CPU. Sin embargo, aIgunas unidades que son riipidas, como las diseos magnéticos, pueden utilizar una aprkiable cantidad de los ciclos de memmia disponibles. En ese caso, la velocidad de Ia CPU puede deteriorarse porque con frecuencia tendr4 que esperar que el IOP conduzca transferencias de memoria.
Canal de WS IBM 370 El procesador de E/S en la computadora IBM 370
se denomina anal. Una configuraci6n de sistema de computadoras típico incluye vanos canales y cada uno de ello5 está conectado a uno o m á s dispositivos de E/S. Existen t r e tipos de canales: multiplexor, selector y bloque rnultipIexor. El canal multiplexor puede conechrse a varias dispositivos de velocidad lenta y media y puede operar con varios dispositivos de E/S en forma simultánea. El canal selector está diseñado para manejar una operacibn de E/S a la vez y se usa normalmente para controlar un dispositivo de alta velocidad. El canal de bloque multiplexor combina las carackkticas de los canales multiplexor y selector. Proporciona una conexión a varios dispositivos de alta velwidad, pero todas las transferencias de E/S pueden c o n d u h en un bloque de da- completo a diferencia de un canal multiplexor, que sólo puede transferir un byte a la vez. La CPU se comunica en fonna directa con los canales por medio de heas de control dedicadas e indirectamente por medio de h a s de almacenamiento reservadas en la memoria. La figura 11-21 muestra los formatos de palabra asociados con la operacidn del canal. El formato de instrucci6n de E/C tiene tres campos: c6digo de operaci6n, direccidn del canal y diici6n del dispositivo. El sistema de computadora puede tener varios canales y a cada uno se le asigna una direcci6n. De igual manera, cada canal puede estar conectado a varios dispositivos y a cada dispositivo se le asigna una dwcu6n. El código de operacibn específica una de ocho instrucciones E/S: iniciar E/S, iniciar envio raipido de Ef S, probar E/S, borrar E/S, detener E/S, detener dispositivo, probar canal y almacenar identificaci6n del canal Los canales direocimados responden a cada una de las instrucciones de E/S y las ejecutan. También establecen uno de cuatro c 6 d i p de condici6n en un registro de pmsador llamado palabra de estado del procesador (PSW). La CPU puede comprobar el c6digo de condición en k PSW para determinar el resulado de ia operacibn de B/S. El significado de los cuatro cbdigos de
SECCI~N11-7 Procesador
de entrada-salida (IOP)
455
condición es diferente para cada instrucción de E/S. Pero, en general, especifican si el canal o el dispositivo están ocupados, si son operacionales o no, si hay interrupciones pendientes, si la operación de E/S comenzó exitosamente y si se almacenó una palabra de estado en la memoria por medio del canal. El formato de la palabra de estado del canal se muestra en la figura 11-21(b). Siempre está almacenado en la posición 64 en la memoria. El campo de clave es un mecanismo de protección utilizado para evitar el acceso no autorizado por parte de un usuario a la información que pertenece a otro usuario o al sistema operativo. El campo de dirección de la palabra de estado proporciona la dirección de la última palabra del comando utilizada por el canal. El campo de cuenta proporciona la cuenta residual cuando se terminó la transferencia. El campo de cuenta mostrará cero si la transferencia se terminó exitosamente. El campo de estado identifica las condiciones en el dispositivo y el canal y cualesquiera errores ocurridos durante la transferencia. La diferencia entre las instrucciones iniciar E/S e iniciar envío rápido de E/S es que la última requiere menos tiempo de CPU para su ejecución, cuando el canal recibe una de estas dos instrucciones, hace referencia a la localidad 72 de la memoria para la dirección de la primera palabra de comando del canal (CCW). El formato de la palabra de comando del canal se muestra en la figura 11-21(c). El campo de dirección de datos especifica la primera dirección de un búffer de memoria y el campo de cuenta proporciona la cantidad de bits que participan en la transferencia. El campo de comando especifica una operación de E/S y los bits de bandera proporcionan Figura 11-21 Reiaci6n de formatos de palabra. E/S de ia IBM 370
a) Formato de instrucciones de E/S
Clave
Dirección
Estado
Cuenta
b) Formato de palabra de estado del canal
Código de comando
Dirección de datos
Banderas
Cuenta
(c) Formato de palabra de comando del canal
456
c ~ f n n ONCE o Organización de entradaalida
información adicional para el canal. El campo de comando corresponde a un código de operación que ]especifica uno de seis tipos de operaciones E/S: 1. Escribir. Transferir datos de la memoria a un dispositivo de E/S. 2. Leer. Transferir datos de un dispositivo de E/S a la memoria. 3. Leer en reversa. Leer una cinta magnética cuando se mueve en
reversa. 4. Controlar. Se usa para iniciar una operación que no implica transferencia de datos, como rebobinar una cmta o pasicionar un mecanis, mo de acceso a disco. 5. Detectar. Le informa al canal qie transfiera su palabra de estado de , canal a la localidad de memoria 64. 6. Transfw'r en el canal, Sic utiliza en lugar de una instrucción de brinco. Aquf el campo de dirección de datos especifica la dirección de la siguiente palabra de comando que va a ejecutar el canal. Un ejemplo de un programa de canal se muestra en la tabla 11-3. Consta de tres palabras de comando. La priiiíera produce una transferencia dentro de una cinta magnética de 60 bytes desde la memoria comenzando en la dirección 4000. Las siguientes dos palabras de comando ejecutan una función similak con una porción diferente de la memoria y de cuenta de bytes. Las seis banderas en cada palabra de control especifican ciertas interrelaciones entre las palabras de comando. La primera bandera se activa en 1 en la primera palabra de comando para especificar "encadenamiento de datos". Da como resultado la cambinación de 60 bytes de la primera palabra de tomando con los 20 bytes de su sucesor dentro de un registro de 80 bytes. Los 80 bytes se escriben en cintas sin ninguna separación o salto, aunque se utilizaron dos secciones de memoria. La segunda bandera se activa en 1 en la segunda palabra de comando para especificar "encadenamiento de comandos". Le informa al canal que la siguiente palabra de comando utilizará el mismo dispositivo de E/S, en este caso, la cinta. El canal le informa a la unidad de cinta que comience a insertar un intervalo de registro en la cinta y avance a leer la siguiente palabra de comando de la memoria. Después se escriben los 40 kytes de la tercera palabra de comando en una cinta como un registro separado. Cuando todas las banderas son igual a cero, significa terminar las operaciones de E/S para el dispositivo de E/S particular. TABLA 11-3 Ejemplo de programa de canal de IBM370 -
-
Comando
-
-
-
Dirección Banderas
Cuenta
P
Escribir en cinta Escdbir en cinta Escribir en cinta
4000 6000 3000
100000 010000 000000
60 20
40
Unidad de memorfa
Palabra de estado tiel canal 64
Figura 11-22 PACi6n de la i n f o d 6 n m la memoria operaciones de E/S de ia 1BM 370. t
Un mapa de la memoria que muestra toda la informaci6n -ente para el pcemmiento de E/8 se üus& w la figura 11-22. La operación comimm cuando el propma de la- O U encuentra una instrucción de iniciar de E/S. B1 B/S va después a la posicióo de memoria 72 para obtener una palabra de direación de y a l . Esta palabra contiene la direaci6n inicial del programa de d de E/S. En seguida, d canal avanza a ejecutar el programa es+ficada mediante 1w paUras de m a n d o de canal. El canal construye iana palabra de estado durante la t r a n s h c i a y la almacena en
458
CAP~TULOONCE Organización de entrada-salida
la posición 64. Cuando ocurre una interrupción, la CPU puede hacer referencia a la posición de memoria 64 para la palabra de estado.
IOP de Intel8089 El procesador de E/S Intel8089 está contenido en un encapsulado de circuito integrado de 40 bits. Dentro del 8089 hay dos unidades independientes llamadas canales. Cada canal combina las características generales de una unidad de procesador con las de un controlador de acceso directo a memoria. El 8089 está diseñado para funcionar como un IOP en un sistema de microcomputadora en donde el microprocesador 8086 se utiliza como CPU. La CPU 8086 inicia una operación de E/S al construir un mensaje en la memoria que describe la función que se va a ejecutar. El IOP 8089 lee el mensaje de la memoria, realiza la operación, y notifica a la CPU cuando ha terminado. En contraste con el canal IBM 370, que sólo tiene seis comandos de E/S básicos, el IOP 8089 tiene 50 instrucciones básicas que pueden operar sobre bits individuales o sobre bytes, o sobre palabras de 16 bits. El IOP puede ejecutar programas de manera similar a la CPU, excepto que el conjunto de instrucciones se escoje en forma específica para proporcionar un procesamiento eficiente de entrada-salida. El conjunto de instrucciones incluye instrucciones de transferencia de datos generales, operaciones aritméticas y lógicas básicas, operaciones de transferencia condicional e incondicional y posibilidades de llamar y retornar subrutina. El conjunto también incluye instrucciones especiales para iniciar transferencias de DMA y emitir solicitudes de interrupción a la CPU. Proporciona una transferencia de datos eficiente entre dos componentes conectados al canal de sistema, como E/S a memoria, memoria a memoria o E/S a E/S. Un sistema de microcomputadora que utiliza el par de circuitos integrados 8086/8089 se muestra en la figura 11-23. El 8086 funciona como la CPU y el 8089 como el IOP. Las dos unidades comparten una memoria común mediante un controlador de canal conectado a un canal de sistema, que Intel denomina "multicanal". El IOP utiliza un canal local para comunicarse con diferentes unidades de interface conectadas a dispositivos de E/S. La CPU comunica con el IOP al habilitar la línea de atención al canal. La línea de selección la utiliza la CPU para seleccionar uno de los dos canales en el 8089. El IOP obtiene la atención de la CPU al enviar una solicitud de interrupción. La CPU y el IOP se comunican uno con el otro al escribir mensajes mutuos en la memoria del sistema. La CPU prepara el área de mensaje y la señala el IOP al habilitar la línea de atención del canal. El IOP lee el mensaje, ejecuta las funciones de E/S requeridas y ejecuta el programa de canal conveniente. Cuando el canal ha terminado su programa, emite una solicitud de interrupción a la CPU. El esquema de comunicación consta de secciones de programa llamadas "bloques", las cuales se almacenan en la memoria como se muestra en la
459
sECCI~N11-7 Procesador d e entrada-salida (IOP)
figura 11-24. Cada bloque contiene información de control y parárnetros, al igual que un apuntador de dirección a su bloque sucesor. La dirección del bloque de control se pasa a cada canal IOP durante la inicialización. La bandera ocupado indica si el IOP está ocupado o preparado para ejecutar una nueva operación de E/S. La CPU especifica una palabra de comando de canal (CCW) para indicar el tipo de operación requerida del IOP. La CCW
CPU 8086
c
4
1
1
Controlador de canal
-
Sistema de canal
Unidad de memoria
1
I IOP 8089
V
4
Canal local
b
1
Interface
Ld
b
mm3up4 ?\3 rib -' miih
U
Dispositivo de salida
Dispositivo de entrada
Figura 11-23 Diagrama de bloque del sistema micrpprocesador Intel8086/8089.
Bloque de control
Bloque de parametros Dirección Ti3
Direcci6n PB
Bloaue de tareas m
Direcci6n de memoria de IOP
Cuenta de bytes k c i 6 n dispositivo Pista y m o r Estado A
Figura 11-24 Posición de la información en memoria para operaciones de E/S en el sistema de rnicrocomputadora Intel8086/8089.
CAP~~W'LO ONCE Organización de entrada-salida
-
t .
1íIP 1
en el 8089 no tiene el mismo significado que la palabra de comando en el canal de IBM. Aquí, la CCW se parece más a una instrucción de E/S que especifica una operación para el IOP, como iniciar operación, suspender operacibn, reanudar operación, y parar programa de E/S. El bloque de paráimetros aontiene datos variables que el programa IOP debe utilizar para realizar su tarea. El bloque de tareas contiene el programa real que se va a ejecutar en el Ii3P. La CPU y el IOP trabajan juntos por medio de los bloques de control y de parámetros. La CPU obtiene el uso de la memoria compartida después de comprobar la bandera de ocupado para asegurarse que el IOP está disponible. Después, la CPU lleria la información en el bloque de parámetros y escribe un comando de "comenzar operación" en la CCW. Después de que se han inicializado bloques de comunicación, la CPU habilita la señal de atención del canal para informar al IOP que comience su operación de E/S. Después, la CPU continúa con otro programa. El IOP responde a la señal de atención del canal al colocar la dirección del bloque de control dentro de su contador de programa. El IOP hace referencia al bloque de control y activa la bandera de ocupado. Entonces checa la operación en la CCW. Ce transfieren las direcciones PB (bloque de parámetros) y TB (bloque de tareas) dentro de los registros IOP internos. El IOP comienza a ejecutar el programa en el bloque de tareas utilizando la información en el bloque de parámetros. Las entradas en el bloque de parámetros depende del dispositivo de E/S. Los parámetros listados en la figura 11-24 son convenientes para transferencia de datos hacia o desde un disco magnético. La memoria de dirección especifica la dirección inicial de un buffer de memoria. La cuenta de bytes proporciona la cantidad de bytes que se van a transferir. La dirección del dispositivo especifica el dispositivo de E/S particular que se va a usar. Los números del canal y sector ubican los datos sobre el disco. Cuando se termina la operación de E/S, el IOP almacena sus bits de estado en la localidad de la palabra de estado del bloque de parámetros e interrumpe la CPU. La CPU puede hacer referencia a la palabra de estado para comprobar si la transferencia se ha completado satisfactoriamente.
5!i
11-8
Comunicación serial
Un procesador de comunicación de datos es un procesador de E/S que distribuye y recoge datos de muchas terminales remotas conectadas mediante el teléfono y otras limeas de comunicación. Es un procesador de E/S especializado diseñado para comunicar directamente con redes de comunicación de datos. Una red de comunicación puede contener cualquiera de una amplia variedad de dispositivos, como impresoras, dispositivos interactivos de exhibición visual, censores digitales o una opción de computación remota. Con el uso de un procesador de comunicación de datos, la computadora puede dar servicio a fragmentos de cada demanda de red de manera intercalada y
SECCI~N11-8 Cmunimci6n serial
461
por lo tanto tener un desempeño aparente de servir a muchos usuarios a la vez, De esta manera, la computadora puede operar eficientemente en un ambiente de tiempo compartido. La diferencia m á s notable entre un procmdor de E/S y un procesadar procssador de de comunicaci6n de datos es la manera en la que el procesador se comunica comunicad¿n cbn 10s dispositivos de E/S. Un procesador de E/S se comunica con los de datos h i r i i pmiféricos a traves de un canal de E/S común que consta de muchas líneas I de datos y de control. Todos los periMricos comparten el canal común y lo m'& utilizan para transferir información hacia y deede el procesador de E/S. Un procesador de coneunicacidn de datos se comunica con cada terminal por medio de un solo par de cabIes. La información de control y de datos se transmite de manera serial con el resulbdo de que la velocidad de transferencia es mu&o máis lenta. La tarea del procesador de comttnicación de datos es transmitir y recoger informaci6n diiital hacia y desde cada terminal, determinar si la informacibn es de datos o de control y responder a todas las solicit~desde acuerdo a procedimientos establecidos con anticipaci6n. Es obvio que el procesador también debe comunjcarse con la CPU y Ia memoria de la misma manera que cualquier procesador de EIS. La manera en que esten conectadas ias terminales remotas a un procesador de comunicación de datos es mediante líneas telefbnicas u otras opcioneg de comunicaci6n privadas o púbIicas. Como las líneas de comunicacidn ataban diseiradas originalmente para la comunicaciSn de canal y las computadoras se cotrtunican en téminos de señales digitales, debe utilizarse alguna forma de conversihn. Los convertidores se .denominan conjuntos de mddem datos, sicopladores adsticos o rnddems (de "modulador-demdulador").Un módern convierte las seííales digitales en tonos de audio que se transmiten por líneas telefbnicas y también convierten tonos de audio de la línea a señales digitales para el uso de la mdquinzi. Se utilizan varios esquemas de modulricibn al igual que diferentes grados de medios de comunicacibn y velocidades de transmisi6n. Una Línea de comunicaci6n puede estar conectada a una interface síncrona o asíncrona, dependiendo del mgtodo de transmisibn de la terminal remota. Una interface asíncrona recibe datos seriales con bits de inicio y paro en cada carkter, como 'se muestra en la figura 11-7. Este tipo de interface es simiIar a la unidad de interface de comunicaci6n ashcrona presentada en la figura 11-8. la transmisi6n sírtcrona no utiliza los blts de inicio y paro para delimitar los caracteres y por lo tanto usa el enlace de comunicacibn de manera mas eficiente. Los dispmitivos de alta velocidad utilizan la transmisi6n slncmna para &tener esta eficiencia. h s módems utilizados en la transmisi611 sincrona tienen relojes internos que se inicializan a la frecuencia que se están transmitiendo los bits en la línea de comunicación. Para una operacibn adecuada, se necesita que los relojes en los rnúdems transmisor y receptor estén sincronizados en todas las ocasiones. Sin embargo, la lfnea de comunicaci6n contiene s610 10s bits de datos a partir de los cuales debe obtenerse la informacidn de reloj. La sincronizaddn de la secuencia la consigue el
de W que ocurren en los datos reciiidos. Cualquier cambio de secuencia que puede.ocurrir entre los relojes transmisor y receptor se ajusta continuamente al mantener e1 reloj receptor en la frecuencia del flujo de bits que Uega. El modem transfiere los datos recibid= junto con ei reloj a la unidad de interface. La interface o terminal en el lado transmisor también utiliza la infomddn de reloj de su m6dem. De- esta manera, se mantiene la misma velocidad dedbits en el transmisor y en el receptor, A diferencLa de la transmisi6n asincrona, en la cual cada carkter puede enviarse en forma separada con sus pmpios bits de inicio y paro, Ia transmisión s h m a debe enviar un mensaje continuo para mantener h sinnizacibn. Ei pensaje consta de un grupo de bits transmitidos en forma seniencial coma un bloque de datos. Todo el bloque se transmite con caracteres de cm401 -les al comienzo y al final. del bloque. Los caracteres de control al inicio del bioque proporcionan la informaci6n necesaria para separar los bih que 1Jeganen caxacterw individuales. Una de las huicionw de1 psocesador de comunicaci6n de d a b es verificar la presencia de errores de k'ansrnisi6n. Puede detectarse un error al comprobar k paridad en cada cardcter recibido. Otro procedimiento utilizado en terminales asinmnas en las que interviene un operador humano es escuchar el eco de 1- camEl procesador mcomn 10s caracteres transmitidos del teciado a la computadora y loa retransmite a la impresora terminal. El operador debe darse cuenta .de ,que ha ocurrido un error durante la trmmisibn si el caracter impreso no es igual a la tecla que se ha oprimido. En la transmisi6n sinmona, en la cual se transmite un bloque de caracteres completo, cada ear6cter tiene un bit de paridad que debe verificar el receptor. Después de que se envfa el bloque completo, el transmisor envía un carácter más que constituye una paridad sobre la longitud del mensaje. @te caracter se llama una wmprobaci6n de redundancia longitudml (longitudid r e d d a n c y check, LRC) y es h acumulaci6n de las OR exclusivas de todos los caracteres recibidos. La estación receptora calcula la LRC conforme recibe caracteres y h compara con la LRC transmitida, Las LRC calculadas deben ser iguaies para que los mensajes no contengan error. Si el receptor encuentra un error en el bloque transmitido, le informa a quien envia que retransmita el mismo bloque de nuevo. Otra mCtodo utilizado para comprobar errores en la transmbi6n es la comprobad611 de redundancia cíclica (ciclyc,dundfancy check, CRC). Este es un c6digo de polinomi0 que se obtiene de los bits de mensaje al pasarlos a traves de un registro de corrimiento retroalmentado que contiene varias compuertas OR exclusivas. &te tipa de c6digo es conveniente para detectar errores de ráfaga que ocurren en el cmal de comunicacibn. Pueden kmmi* datos entre dos puntos en tres modos diferentes: sítnphx, W C i p l e x a dúpiex completa Una h e a s f m p k transmite informa&n s ó b en una d í i 6 n . Este modo se utiliza rara vez en comunicaC;6n de datos p o q w el receptor no puede comunicarse con el transmisor para módem receptor de las fransiciones
trans-a de bloqw
CRC
SECCI~N11-8
dúplex completo
protocolo
Comunicación serial
463
indicarle la aparición de errores. Los ejemplos de transmisión símplex son la programación de radia y televisión. Un sistema de transmisión semidúplex es uno que puede transmitir en ambas direcciones pero sólo pueden transmitirse los datos en una dirección a la vez. Se necesitan un par de cables para este modo. Una situación común es la de un modem que actúa como el transmisor y otro como receptor. Cuando termina la transmisión en una dirección, el papel de los modems se invierte para habilitar la transmisión en sentido opuesto. El tiempo requerido para cambiar una línea semidúplex de una dirección a otra se llama tiempo de vuelta. Una transmisión dúplex completa puede enviar y recibir datos en ambas direcciones simultheamente. Esto puede lograrse mediante iin enlace de cuatro cables con un par de h e a s diferentes dedicadas a cada dirección de transmisión. Alternativamente, un circuito de dos líneas puede soportar comunicación dúplex completa si el espectro de frecuencia se subdivide en dos bandas de frecuencia no sobrepuestas para crear canales de recepción y transmisión separados en el mismo par de líneas físico. Las líneas de comunicación, los módems y otro equipo utilizado en la transmisión de información entre dos o más estaciones se denomina enlace de datos. La transferencia de información ordenada en un enlace de datos se consigue mediante un pmfocolo. Un profocolo de control de enlace de datos es un conjunto de reglas que siguen las computadoras y terminales interconectadas para asegurar la transferencia de información ordenada. El propb sito de un protocolo de enlace de datos es establecer y terminar una conexión entre dos estaciones, identificar al transmisor y al receptor, asegurarse que todos los mensajes pasen en forma correcta sin errores y manejar todas las funciones de control implícitas en una secuencia de transferencias de datos. Los protocolos se dividen en dos categorías principales, de acuerdo a las técnicas de ordenamiento de mensajes. Estos son el protocolo orientado a caracteres y el protocolo orientado a bits.
ríi m
Protocolo orientado a caracteres El p~otocolooi-ientado a caracteres se basa en el código binario de un conjunb de caracteres. El código que se usa con mayor frecuencia es el AKII (código estándar norteamericano para intercambio de información). Es un código de 7 bits en el que se usa un octavo bit para paridad. El código tiene 128 caracteres, de los cuales 95 son gráficos y 33 son de control. Los caracteres gráficos incluyen las letras maflsculris y minúsculas, los diez ntímeros y una variedad de símbolos especiales. En la tabla 11-1 puede encontrarse una lista de los caracteres ASCII. Los caracteres de control se utilizan para dirigir datos, arreglar la prueba en un formato deseado y para la distribución de la página impresa. Los caracteres que rontrolan la transmisión se llaman caracteres de control de comunica&. Estos caracteres & listan en la tabla 11-4. Cada carácter tiene m código de 7 bits y se hace referencia a él mediante un símbolo de tres
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cAetruLo ONCE Organización de entrada-salida TABLA 114 Caracteres MQl de conhl de ~omunicacibn Cbdigo
SimSim'bolo
SYN SOH STX
ETX EOT ACk
NAK ENQ
El3 DZE
~ a d c t e rS Y U
Significado
Iriaclivo sirlaono kricia de enealmado inicio de texto Pin de texta Fin de trammisi6n Reconocimiento Reconocimiento negativo comulta F i n de bloque de transmisibn lhape de enlace de datos
Funcibn
Establece sincronismo Encakado de mensaje de bloque Antecede un bloque de texto Termina un bloque de texto Concluye una bansrnisión Reconwimiento afiiativo Reconacimiento negativo Cmsdasilataminaleatáencendida Fin de bloque de datos Cmicter de control ~speciai
h a s . El papel de carActc?r en el control de la transmisidn de da- se explica m fomia breve en la columna de fumih de la tabla. El car6cter S Y N sirve como un agente de sincmnizaci6n entre el transmisor y el receptor. Cuando se utiliza el código AXII de 7 bits con un bit de paridad impar en la posicidn m8s significativa, el car6cter SYN asignado time el d i g o de 8 bits OOOlOllO que tiene la propiedad que, ante la acwrencia de un corrimiento circuiar, se repite a sí mismo &lo despuh de un ciclo de 8 bits completo, Cuando d transmisor empieza a enviar caracte res de 8 bits, envía primero unos cuantos caracteres, y despuhs envh el mensaje real, La serie continua de bits iniciales que acepta ei receptor se comprueba en busca de un carácter SYN. En otras palabras, con cada p h de reloj, el receptor comprueba los tililtimos 8 bits recibidos. Si no coinciden los bits del carActer SYN el receptor acepta el siguiente bit y rechaza el bit anterior de orden superior y vuelve a comprobar los riltimos 8 bits recibidos en busca de un cardcter SYN. Esto se repite despuds de cada pulso de reloj y después de cada bit recibido hasta que se reconwe un caracter SYN. Una vez que se detecta un cariícter SYN, el receptor ha "armado"un caracter. D e ahí en adelante el receptor cuenta cada 8 bits y los acepta como un sólo cadcter. Por lo general, el receptor comprueba dos caracteres S Y N consecutivos para que no exista ia duda que el primero ocurri6 como resuitado de una señal de ruido en la iínea. Además, cuando el transmisor está desocupado y no tiene ningunos caracteres de mensaje que enviar, emplea una serie continua de caracteres SYN. El. receptor reconoce estos caracteres como una cmdiión para sincronizar la línea y pasa a su estado inactivo síncrono. En a t e estada, las dos unidades son sinanas en bits y caracteres, aunque no se comunique infomaci6n significativa. L.os mensajes se transmiten por el enlace de datos con un formato establecido que consiste en un campo de encabezado, un campo de texto y
SYN
SYN
SOH ñncabezado STX
Tato
ETX
BCC
Figura 11-25 Formato de mensaje ítpico para protwolo dentado a caracteres.
un campo de compmbacián de error. Un formato de mensaje típico para un protocolo orientado a caracteres se muestra en la figura 11-25. Los dos caracteres S Y N aseguran la sincmnizaci6n adecuada al inicio del mensaje. &pués de bs caracte~sS Y N está el encabezado, que comienza con cariicter SOH (inicio de encabezado). El encabezado consiste en uifomauón de direccidn y control. El carácter STX te& el encabezado y significa el comienzo de la transmisidn del texto. ta parte de texto del mensaje es variable en longitud y puede contener malesquiera caracteres ASCII, excepto los caracteres de control de comunicaci6n. El campo de texto termina con J carActer ETX. E1 último campo es un caracter de comprobaci6n de bloque (block check character, BCC) utilizado para la comprobacibn de error. Por 10 regular, es una comprobacibn de redundancia Iongitudinal (longifudinal redundancy check, LRC) o una comprobaci6n de redundancia cíclica (cyclic redundancy check, CRC). ES1 receptor acepta el mensaje y calcula su propia BCC. Si la BCC transmitida no coincide con la BCC calculada por el receptor, el receptor responde con un cadcter de reconocimiento negativo (NAK). Despuk eI mensaje se retransmite y se vuelve a comprobar. Lo normal es que se intente retransmitir varias veces anks de que se conside que h h e a está defectuosa. Cuando la üCC transmitida coincide con la que calcula el receptor, la respuesta es un recanocimiento positivo utilizando eI carActer ACK.
Ejemplo de kansmisibn Para apreciar la funci6n de un procesados de comunicacibn de datos, veamos m d k t e un ejemplo especifico el &todo con d cual se comunican una terminal y el procesador. La comunicaci6n con la unidad de memoria y h CPU es similar a cualquier procesador de 'B/S. Un mensaje tipico que podrla envía= de una terminal al procesador se lista en la tabIa 11-5. hlobservar este mensaje se descubre que hay varios caracteres de control que se usan para la formación del mensaje. Cada carActer, incluyendo los caracteres de control, se transmite en forma serial como un c6digo binario de 8 bits que consta de un c6digo ASCU de 7 bits más un bit de paridad impar en la octava posición más significativa. Se utilizan los dos caracteres SYN para. sincronizar el receptor y el transmisor. El encabezado comienza con el carhcter SOH y continúa con dos caracteres que especifican la d i i b n de la temimi. En este ejemplo particular, 1. direcci6n es T4, p r o en g e n e d pueden tener cualquier conjunto de dos o mbs caracteres grAficoe. Q caracter STX termina el encabezado y comunica
TABLA 11-5
Transmisi6ai iípica de una termimi a proceaadar
--
C6digo
ShMo
Comentarios
SYN SYN
Primer e c t e r s h n i z a d o Segundo sincxonizado
SOH T
Inicio de encabezado Ia ddrxeccibn de la terminal es T4
4
STX ~ ~ de sddo de la
Inicio de bans-6n
de texto
h El texto d enviado BB y soiidtud para responder md sddo de ]a cuenta 1234
cuenta
1011 m11 O011 o100 1000,0011 O111 OIWIO
No. 1234
Km LRC
Fin de transmisi6n de texto Carácter de paridad longitudirtal
el comienm de la transmisión de texto. Los datos de texto que nos interesan aquí son "solicitar EI balance la cuenta 1234". Los caracteres individuales para este mensaje no se listan en la tabla porque ocuparían demasiado espacio. Sin embargo, debe recordarse que cada carActer m el mensaje tiene un código de 8 bits y que cada bit se transmite en forma serial. El carácter de control El"X significa la terminación de h c a r a c m de texto. El siguiente carkter después de ETX es una comprobación de redundancia longitudinal (LRC). Cada bit en este cadcter es un bit de paridad calculado de todos los bits en la misma columna en la sección de código de la tabla. El p m a d o r de comunicación de datos recibe este masaje y avanza a a n a k l o . Usa la terminal T4 y almacena el texto asociado con el mensaje. m i b e los caracteres, el proeesador comprueba la paridad en cada carkter y ta&iQi calcula la paridad longitudinal. La LRC calculada se compara con el carActer LRC recibido. Si los dos coinciden, se envia de r e p m a la terminal un reconocimiento positito. Si no coinciden ae retorna a la terminal un reconbcimiento negativo (NAK) que iniciaría una retransmisi6n del mismo bloque. Si el procesador encuentra que el mensaje no tiene errores, lo transfiere dentro de la memoria e inkrrumpe la CPU. Cuando la CPU reconme la interrupción, a n a h el mensaje y prepara un mensaje de t a t o para responder a la solicitud. La CPU envía una instniccih al procewdor de municación de datos para que ende el mensaje a la terminal. En ia tabla 11-6 se lista una =puesta pica del procesador a la krminal. Después de dos caracteres SYN, el procesador m o c e el mensaje p* con un c d c t e r ACK. La línea continua inactiva con un carkter SYN Mmtrhs
TABLA 116 T W i ó n M p h de p m d o t a temimi
SYN SYN
ACK SYN
Primer cariícter sincronizado cargcter sincconizado El procesad01 mmmce ei mensaje -o La línea inactiva
.. SYN
SOH T
hllneaestáinacava Iniciodeencabezado La dirección de la terminal es T4
4
STX
Inicio de transmisi6n de texto
El twto enviado EY una respata de la computadora proporcionandoel saldo de la cuenta
ETX
L E
Fin de transmisi6n de texto Carácter de pandad longitudid
en espera de la respuesta. El procesador amgIa en el formato apropiado el mensaje recibido de la CPU al insertar los caracteres de contro1 n m n m antes y despub del texto. El mensaje tiene el encabezado SOH y la djreccibn de la tenninal T4. El mensaje de texto informa a la terminal que el balasice es $100. Se calcula un carActer LEC y se envla a la temiinal. Si la terminal responde con un cargcter NAK, d procesador xetransrnite el mensaje. Mientras el procesador cuida esta terminal, también está a p d o procesando otras tenninalea. Camo los se en fomia serial, ce m i t a cierta cantidad de tiempo para recibir y rewiir un d & r de 8 bita Durante esbe tiempo el pmxsador está r n u l t i p l ~ o todas las o t m líneas de comunicadh y atien$e a cada una por hma. ia wlddad de las k m h a b motas es atmmkwnte h t a en comparación con la ve-d del proce wdor, Esta propiedad permite mdtiplexar a muchos usuario8 para eonsegiiir una mayor efectividad en un -S de tiempo compartido. También permite que muchos usuarioe operen simuitheament mientras w atiende a cada uno de d o s a velocidades comparables a la respwta humana n o d
Transparencia de datos
El protorola orientado a c a r a c m = desam1i6 originalmente para comunicarse con teclados, impresora y dispositivos de arhiiirión visual que utilizan
carbcter RLE
&lo caracteres alfanuméricos. Conforme se amplió el campo de comunicación de datos# se h a necesario transmitir información biaria que no fuera texto AXII. Esto sucede, por ejemplo cuando dos computadoras remotas envlan programas y datos una a la otra por un canal de comunicaci6n. Un patr6n de bib arbitrario en el mensaje de1 texto se convierte en un problema en el protocolo orientado a caracteres. Esto se debe a que el receptor interpretar8 de manera errónea cualquier patrón de 8 bits que pertenezca a un cargcter de control de comunicaci6n. Por ejemplo, si los datos binanos en la parte del texto del mensaje tiene el patr6n de 8 bits 100M1011, el receptor interpretar& &te como un car6cter ETX y considerar4 que se ha alcanzado el fin del campo de texto. Cuando la longitud de la parte del texto del mensaje es 'variable y contiene bits que se van a tratar sin ninguna xekrencia a algún código particular, se dice que contienen datos transparentes. Esta característica requiere que la lágica de reconocimiento de caracteres del receptor se apague para que Ios patrones de-datos en el campo de texta no SE interpreten accidentalmente como informacibn de control de cornunicaci6n. La transferencia de datos se consigue en bs protocoIos orientados a caracteres al insertar un cariicter DLE {data link escape, escape de enlace de datos) antes de cada cardeter de control de copunicación. Por lo tanto, se detecta el comienzo de un encabezado del cari5cter doble D E SOH, y el campo de texto se termula con el cadcter doble DLE EIX.Si murre el patr6n de bits DLE OOOlOOOO en la parte de texto del mensaje, el transmisor inserta otro patrón de bits DLE después de él. El receptor quita todos los caracteres DL,E y después comprueba el siguiente paMn de 8 bits. Si es otro patr6n DLE, el receptor lo considera como parte del texfo y continúa recibibndolo. De otra manera, el r e q t o r tonía el siguiíente patrbn de 8 bits como un caracter de control de comumicacibn. Lograr la transparencia de datos mediante el carsicter DLE no es eficiente y resulta complicada de implantar. Por lo tanto, se han desarroIIado otros protorolo3-para hacer d s eficiente la transrnisibn de datos transpawtes. Un protocalo utilizado por Digital Equipment 'Corporatian emplea un campo de cuenta de bytes que proporciona la cantidad de bytes en el mensaje que sive. Después el receptor debe contar la cantidad de bytes recibido6 para Uegar al final del campo de texto. El protocalo que se ha usado coxr mayor fwmertda para resolver el problema de transparencia (y otros prdblemas asociados con el protocolo orientado a caracteres) es el protocolo dentado a bi'b. rr?lF-;-
Protocolo orientado a bits E1 protorolo orientado a bits no utiliza caracteres en su campo de control y es independiente de cualquier -o particular, P d t e la transmisi6n de un flujo de bib serial de cualquier longitud sin implicar límites de caraderes. LDS mensajes m organhn en un fonnato especial llamado cuadro. Además
SECCI~N11-8 Comunicación serial
bandera de ocho bits
inserción de cero
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del campo de información, un cuadro contiene los campos de dirección, control y comprobación de error. Los límites del cuadro los determina un número especial de 8 bits llamado bandera. El SDLC (synchronous data link control, control de enlace de datos síncrono) utilizado por IBM. El HDLC (high-leve1 data link control, control de enlace de datos de alto nivel) adoptado por la International Standards organizadon, y el ADCCP (admnced data dañmun2catio~contml p~ocedure,procedimiento avanzado de control de comunicación de datos) adoptado por el American National Standards Institute son ejemplos de protocolos orientados a bits. Cualquier enlace de comunicación de datos implica al menos dos estaciones participantes. La estación que tiene la responsabilidad para el enlace de datos y que emite los comandos para controlar el enlace se llama la estación primaria. La otra es una estación secundaria. Los protocolos orientados a bits consideran la presencia de una estación primaria y una o más estaciones secundarias. Todas las comunicaciones en el enlace de datos son de la estación primaria a una o más de las estaciones secundarias o de la estación secundaria a la primaria. El formato del cuadro para el protocolo orientado a bits se muestra en la figura 11-26. Un cuadro comienza con una bandera de 8 bits 01111110 a la que le sigue una secuencia de dirección .y control. El campo de información no se limita en formato o contenido y puede tener cualquier longitud. El campo de comprobación del cuadro es una secuencia CRC (yclic redundancy check, comprobación de redundancia cíclica) que se usa para detectar errores en la transmisión. La bandera de terminación le indica a la estación receptora que los 16 bits que recibió constituyen los bits CRC. Al final del cuadro puede seguir otro cuadro, otra bandera o una secuencia de números 1 consecutivos. Cuando dos cuadros están uno tras el otro, la bandera que interviene es simultáneamente la bandera final del primer cuadro y la bandera inicial del siguiente. Si no se intercambia información, el transmisor envía una serie de banderas para conservar la h e a en estado activo. Se dice que la línea está en estado inactivo cuando ocurren 15 o más números 1 consecutivos. Se envían algunos cuadros con ciertos mensajes de control sin un campo de información. Un cuadro debe tener un mínimo de 32 bits er.tre dos banderas para alojar la dirección, los campos de comprobación del cuadro, la dirección y el control. La longitud máxima depende de la condición del canal de comunicación y su capacidad para transmitir mensajes largos sin error. Para evitar que ocurra una bandera a la mitad de un cuadro, el protocolo orientado a bits utiliza un método llamado inserción de O. Este Figura 11-26 Formato de marco para protocolo orientado a bits. Bandera 01111110
Dirección 8bits
Control 8bits
informacióncualquier cantidad de bits
Comprobaci6n Bandera decuadro O I ~ l I 1 1 0 16 bik
470
cApfivrx> ONCE W c i d e i de entrada-sabia
c a v o de control
requiere que la eshcibn que transmite inserte un O despuk de que se sucedan cinco números 1 continuos. El receptor siempre quita un O después de una sucesión de cinco números 1. Por lo tanto el patrón de bits O111111 se transmite como O l l l l l M y el receptor lo restablece a su valor original al quitar el O que le sigue al quinto nilunero 1. Como c o ~ e n c i a j,a d s se transmite un paMn 01111110 entre las banderas inicial y final. Despub de la bandera esa el campo de direccih que utiliza h estación primaria para designar la dirección de la estaci6n secundaria. Cuando una estad611 s e a m h i a transmite un cuadro, la dirección le dice a la estacibn primaria cual eshción secundaria originb el cuadro. Un campo de dirección de 8 bits puede especificar hasta 256 direcciones. Algunos protmlos arientados a bits permiten que se use un campo de direccidn ampiiado. Para hacer esto, se desactiva m O el bit menos sigruficativo de un byte de dwcción si le sigue otro byte de direacibn. Se usa un número 1 en el bit menos significativo de un byte para reconocer d último byte de direccibn Despu& del campo de direcci6n esta el campo de control, El campo de control viene en ires formatos diferentes, como se muestra en la figura 11-27. El formato de transferencia de infarmaci6n se utiliza para h transmisi6n de datos ordinarios. Cada cuadro transmitido en este formato contiene cuentas de envio y recibo. Una estacibn que transmite cuadros en secuencia cuenta y numera cada cuadro, Esta cuenta la proporciona la cuenta de envío N, Una wtaci6n que recibe cuadros 8eeuenciados cuenta cada marco sin error que recibe. Esta cuenta la proporciona la menta de recibo N, La cuenta N; avanza cuando se comprueba un cuadro y se encuentra que no contiene Figura 11-27 Formato de ampo de control en proPorolo orientado a bits.
N. Enviar cuenta N,Kedhlr menta
P/F
-E
tinal
-binario /
errors. El receptor mnfinna que se han aceptado los mareos de informacibn numerada al retornar su cuenta N, a la estaci6n que transmite. La estaci6n primaria utiliza el bit P/F para encuatar a una estad611 secundaria que solicite que inicie la transmisi6n. La estaci6n secundaria la utiliza para indicar el cuadro transmitido final. Por lo tanto, el campo P/F ae Iiama P (poll, encuesta) cuando transmite la estacihn primaria, pero se denomina F (final) cuando transmite una estaci6n secundaria. Cada cuadro que envía la estación primaria a la estacibn secundaria tiene un bit de P inactiv~en O. Cuando la estacibn primaria tennina y está preparada para que responda a la estacibn secundaria, el bit P se activa en 1, después Ia estad& secundaria responde con una cantidad de cuadros en la cual el bit F se desactiva en O. Cuando la estaci6n secundaria envía el último cuadro, activa el bit F en l. Por lo tanto, se utiliza el bit P/F para determinar &do ha terminado la transmisi6n de datos de una estaci6n. ' El f b a t o supervisor del campo de control se reconoce porque los dos primeros bits son 1 y O. Los dos bits siguientes indican d tipo de comando. A esto le sigue un bit P/F y una recepcibn de menta de cuadro de secuencia. Los cuadros del formato supervisor no contienen un campo de informaci6n. Se usan para ayudar en la transferencia de infomaci6n porque confirman la aceptacibn de lcs cuadros anteriores que Uevan infonnaci6n, comunican condiciones preparado u ocupado y reportan errores en la numeracibn de cuadros. el formato sin numerar porque los dos primeros bits son Se 11. L.m cinco bits de c6digo disponibles en este formato puede especificar hasta 32 comandos y respuestas. La estacibn primaria utiliza el campo de control para +car un comando para una estacibn secundaria. La estaci6n secundaria utiliza el campu de control para transmitir una respuesta a la estaei6n primaria. Las cuadros de formato sin numerar se emplean para iniciaIizar funciones de enlace, reportar errores de procedimiento, colmar las estaciones en modo desconectado y otras operaciones de control de enlace de datos.
11-1.
11-2
Las diredones asignadas a cuatro registros de h interface de E/S de la figura 11-2 son iguales al equivalente bmario de 12,13,14 y 15. Mwstre el circuito externo que debe mneetapseentre la direcci6n de E/S de 8 bits de la CPU y las enkadas C$,RS1 y RSO de la interface. Sleis unidadea de interface del tip ~ Q se R mumtra en la figura 11-2 m m c h d a s a una CPU que utilia una dirección de E/S de 8 bita Cada una de las seis entradas dedeceih de inte@a¿o (CS) está conectada a una h de di& diferente. Por lo m,la línea de M ó n de orden superior es& wnectada,a la entrad4 CS de la primera unidad de y la sexh llneade diFemdnesiá m& a la entradaCSde la sexta unidadde interface.
Las dos Iíneas de direcci6n de orden menor estan conectadasa las M1 y RSO de bs seis unidades de interface. Determine la direcci6n de 8 bits de cada registro en cada interface. 11-3. Liste cuatro dispositiv~speriférieos que produzcanuna salida aceptablepara que la comprenda una p w n a . 11-4. Eacrih su nombre completo en ASCn utühndo 8 bits por carsckr y con el bit de la extrema izquierda siempre O. incluya un espacio entre los nombres y un punto despub de una inicial del wgundo nombre, 11-5. ¿Cuál es la diferencia,entre E/S independiente y E/S mapeada en memoria? ¿Cuáles son Ias ventajas y desventajas de cada una? 114. Indique si los siguienke constituyen comandos de control, de estado o de traasferencia de dabas. a. Omitir la siguíente instrucci6n si ~ t activa á la bandera. b. Buscar cierto tegistm e i una cinta magdtica. C. Comprobar si está preparado el dispositivo de E/S. - d. Idover papel impreco para %ciar en siguiente página. e. Leer interface de registro de estado. -211-7. Una unidad de interface comercial utiliza diferentes nombres para las líneas de reconocimiento a*ciadac con la transferencia de datos del ..&A dispositivo de E/S dentro de la unidad de interface. La línea de reconocimiento de entrada de interface se etiqueta STB (habilitación, estroboscopio)y la Ilnea de reconocimiento de saljda de interface se denomina IW (buffer de entrada ileno). Una señal de nivel bajo en Si3 carga datos vi! del canal de E/S dentro del registro de datw de la interface. Una señal 4de nivel alto de i3F indica que la interface ha aceptado los datos. IBF va a nivel bajo despues de una señal de Lectura de E/S por parte de ia CPU cuands Iee el registro de dabs. l w a. Dibuje un diagrama de bloques que meghe la CPU, la interface y el dispositivode E/S junto w n las hterconexionespertinentesentre las tres HA unidades. . h a . . b. Dibuje un diagrama de ternporizaci6n para la transferencia de reconmia miento mutuo. c, Obtenga un diagrama de flujo de secuencia de eventos para la kademncia del dispitivo a la interface y de la interface a la CPU. 11-8. Una CPU con un reloj de 20 Mhz esta conectada a una unidad de memoria cuyo tiempo de acceso es de 40 nc. Formule diagramas de temporizacibn para l-ra y escritura utiIizando un pulso de habilitacidn READ y un pulso de habilihci6n WRlTE. Induya la directi6n en el diagrama de tempari_zau6n. 11-9, La interface de eomunieacih asincrona que se muetra en la figura 11-8está conectada entre tma CPU y una impmra. Diiujje un diagrama de flujo que d d b a la -enda de operacionew en la parte transmisora de la interface, cuando la CPU envia caracteres que se van a imprimir. 11-10. Proporcione al menos aeis condiciones de estado para la especificación de bits individuales en el regisw de estado de una interface de comdcacibn asíncrona.
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Problemas
473
tCdnt& bits hay en el registro de oorrimiento transmisor de la figura 118 cuando la ,interfaceesta conectada a upia terminal que neeesita un bit de alto? Liste los bib en el registro de paridad niando se trasmite h letra W utilizando ASCII con paridad par. ¿Cuántos caracteres por segundo pueden ixansmiürse sobre una línea de 1200 baudios en cada uno de los siguientes modos?(Considereun &diga de caracteres de ocho bib). a. Transmisidn s&al dincrona, b. Transmisibn serial aslncrona con dos bits de alto. c. Trammisi6n &al asinmons con un bit de alto. Se inserta i n h c i 6 n denkm de un búffer FiFO a una velmidad de m bytes por segundo. La información se borra a una velocidad de n bytes por q u n d o . La máxima capacidad de bdffer es k by@. a ¿Cuánto tiempo se necesita para llenar un buffer vado cuando m > n? b. ~Cudntatiempo se necesita para que se vacíe un búffer lleno cuando m < n? c ¿Seneeesifa el brlifkr FIFO si m = n? L a s bits en el registro de control de la FZtY)que se muestra en la figura 11-9 son F,F$JQ = 0011. Proporcione la secuencia de operaaones internas cuando se borra un dato de la FiFO y se inserta despuh un nuevo dato. ~Cuálwson los vakres de entrada preparada, salida preparada y los bits de control del F1 a1 F4 en la figura 11-9cuando:
¿Elly5fferestá vado? b. $3 bCiffer está lleno? ' c ¿El bilffer contiene dos datos? a,
Muestre un diagrama de bloques similar a la figura 11-10 para la transferencia de datoa de la CPü a la interface y despuds a un dipositivo de E/S. Determine un procedimiento para especifiw y limpiar el bit de bandera.
Usando la conñguraci6n establecida en el problema 11-16, obtenga un diagama de.fkujo(similara la de la figura 11-11) parad programa de CPU para sacar datos. ¿Cuál es Ia ventaja bhsica de utilizar transferencia de datos iniciada por InterrupEihsobre la transferencia bajo eI wntrol del programa sin interrup aones? En la mayoría de las computadoras se reconoce una internipcibn &lo despuh de la ejecuci6n de la instnieeih. Considere la posibilidad de noxr la internipci6~1en cualquier momento durante la ejecuci6n de la instnieci6n. Analice la dificultad que puede surgir. ¿Qu& sucede en ia interrupcibn de prioridad de lazo de margaritas que se muestra en la figura 11-12cuanda el dispositivo 1 soiicita una interrupción, después que e1 dispositivo 2 ha enviado una solicitud de interrupei6n a la CPU, pero antes de que la CPU responda con el reconocimiento de interrupci6n7
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11-21.
Gwisidere una computadora sin eircuitería de interrupci6n de prioridad. Cualquiera de muchas fuente3 puede interrumpir a ia computadora y cualWW-1 &quier solicitud de inhrupcibn da como resultado el aimacenamiento de la d d b n de retorno y la transferencia ,a una rutina de intwrupci6n común. ,, ,Explique e6mo puede establecerseuna rioridad en el programa de servicio 'm -4 de intemipri6n. 11-22 Utilizando técnicas de disefio de c h u i b s mmbinacionales,derive las expresiones booleaw listadas en la tabla 11-2 para el edificador de prioridad. Dibuje el diagrama lúgico del circuito. 11-23. una cimiitería de interrupcibn de prioridad paralela para un sistema -w con ocho fuentes de interrupcibn m r m t i l 11-24. Obtenga la tabla de verdad de un d%cadorde prioridad 8 X 3. Considere que las tres q z del codificador de prioridad se utilizan para proporcionar una d i d d n de vector de la forma 1 0 1 w . Liste las ocho direcciones de vector, comenzando con la de más alta prioridad. 11-25. ~ Q u 4debe hacerse en la figura para hacer que los cuatro valores VAD sean iguala al equivalentebinario de 76,77,78 y 79 11-26. ¿Cuáles pasos de programaci6n se requieren para comprobar cuando una fuente interrumpe a la computadora mientras todavía está siendo atendida mediante una solicitud de interrupei6n previa de la misma fuente? 11-27. ¿Por q d son bidhccionales las líneas de conkm1 de lectura y escritura en un controlador DMA? ¿Bajo qu& condiciones y para qu&propósito se utilizan como entmdas? @ajo qu& condiciones'y para qué propósito se usan como salidas? 11-28. Es necesario transferir 256 palabras de un disco magnético a una seccibn de memoria que comienza en la dirección 1230. Ia transferencia es mediante DMA, como se muestra en la figura 11-18. a. Prupotelone los valore inicialesque debe transferir la CIW al controlador DMA. m b. Propbcione la cuenta paso a paso de las acciones que se toman durante I1 - e ~ u ltL1 a la entrada de las primeras dos palabras. 11-29, Un controlador DMA transfiere palabras de 16 bits a la memoria utilizando el ,robe de ciclo. Las palabras se,ensamblan de un dispositivo que gi trasmite caracteres a una velocidad de 2M0 caracteres por segundo.La CPU recupera y ejecuta instrucciones a una velocidad de un rnill6n de instrucciones por segundo. ¿Cuánto se frenara la CPU debido a una transferencia DMA? 11-50. ~Porqugel DMA tiene prioridad sobre la CPU cuando ambos solicitan una kamfereneia de memoria? 11-31. Dibuje un diagrama de flujo similar a la de la figura 11-20,que describa la comunicación de canal CPU-E/S en la IBM 370. 11-32 La direcci6n de una terminal conectada a un procesador de comunieaci6n de da& ronda de dos letras del alfabeto o una letra y uno de diez números. i C ~ h t a direcciones s diferentes Pueden formularse? 6Y .J
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0
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Referencias
475
11-33. Liste un procedimiento de linea y la meentia de caracteres posibles para la comunicaci6n entre un proeesador de comunicacibn de datos y una terminal remota. El procesador pregunta si la terminal es operativa. La terminal responde sl o no, Si la respuesta es si, el procesador envfa un bloque de texto. 1134. Un erúace de comunicación de datos emplea el ptmolo controlado por caracteres con t r a n s p a d a de datos, utilizando el ear&ckrDLB.El mensaje de texto que envía el trasmisor entre SiX y FIX es como sigue:
DLE S T X DLE DLE ETX DLE DLE ETX DLE ETX
cuál es el valor binario de los datos del texto transparente? ¿Cuál es la cantidad mínima de biis que debe tener un cuadro en el protocolo orientado a bits? 11-36, Muestre c6mo funciona la insercibn de ceros,en el protocolo orientado a bits, cuando se trasmite un cero seguido poc los diiz bits que representan el equivalente binario de 1023. 11-35.
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EN ESTE c~PfTuI.0 32-1
12-2 12-3 124
12-5 12-6
12-7
Jerarqulade la memoria Memoria principal Memoria auxiliar Memoria amciativa Memoria cachd Memoria virtual Chcuitería de administracidn de la memoria
12-1 Jerarquía de la memoria La unidad de memoria es un componente esencial en cualquier computadora digital, porque se necesita para almacenar programas y datos. Una computadora muy pequeña con una aplicacibn limitada podrla cumplir mn la tarea que se pretende, sin necesidad de capacidad de almacenamiento adicional. La mayorh de bs compu&doras de propd~itap e r a l correrían con mayor eficiencia si estuvieran equipadas con almacenamiento adicional, aparte de la capacidad de la memoria principal. Casi no hay suficiente espacio en una unidad de memoria para alojar todm los programas que se usan en una 'icomputadora tIpica. Además, la mayorla de h usuarios de computadora :acumulan y siguen acumulando grandes cantidades de paquetes de progra:macibn de pmesamiento de datos. Y el procesador no necesita toda la I 'información almacenada a1 mismo tiempo. Por lo tanto, es m á s econ6mico i u t i k r dispositivos de almacenamiento de bajo costo, que sirvan como un respaldo para almacenar la información que en ese momento no utiliza la ~ C P U La . midad de memoria que ae comunica directamente con la CPU se !h a m m u h principal. tos dispositivos que proporcionan almacenamiento memotia auxiliur de respaldo se llaman memmh auxilhr. Los dispositivos de memoria awiliar
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que se u~~ con más fkcuerda en los sistemas de computadora son los ~ w o9 s cintas ~ g x 6 t i C a ~CO. twan para almacenar progra&as del sistema, pmdes imhivos de-datos y otra hfomci6n de respaldo. 5610 los programas y datos que necesita en ese momento el procesador residen en la p@cipaL F$a; L cid-S jpfomción se almacena en la memoria de. &&hefe a irhemoda principal cuando se necesita. b capa~bdadtotal de memoria da una computadora puede considerar& cornoLqnajera::::::::&& de Cdmponentes. 81 sistema de jerarquía de memoria consiste en todos los sistemas de almacenamiento que se emplean en un sistema de computadora; desde la memoria auxiliar, que es lenta pero de gran capacidad, hasta la memoria principal, que es relativamente más rápida o, tal vez, una memoria cache más rápida y pequeña, y resulta accesible para la 16@~3de procedimiento de alta velocidad. La figura 12-1 ilustra los componentes de una jerarquía típica de memoria. En la parte baja de la jerarquía están las cintas magnéticas, que son relativamente lentas y que se usan para almacenar archivos removibles. Después, están los discos magnéticos que se utilizan como almacenamiento de respaldos. La memoria principal ocupa una posid6n central al poder comunicarse directamente con la CPU y con Iw dkpositivos de memoria auxiliar, mediante un procesador de E/C. Cuando la CPU necesita los programas que no residen en la memoria principal, se transportan de la memoria auxiliar. Los programas que no necesita en ese momento la memoria principal, se transfieren dentro de la memoria auitil'iar, para proporcionar espacio a los programas y datos que se usan en ese momento. En ocasiones, se utiliza una memoria especial de muy alta velocidad, llamada caché, para aumentar la capacidad de procesamiento al poner disponible para la G$&qf ppgraqlpp g , m p w l e s a una velocidad rdpida. 1
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A ~ J wwn12-1m11p,a r q u e d--.,.memoria en un sistema de oomputadora. I
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La memoria ca& se ~ F I Men los sistemas de computadora para eompensar la dikm& =de velocidad qntipe el tiwnpo de acceso a la memoria principal y h Qica de p r w d o r . Por h general, la lb+ de la CPU es $iBs dpida que el tiempo de acceso de la memoria principal, con lo que resulta que 4 velocidad de pmcesasniento e t & h i t a & principalmente, por la vdwidad de la gnwnoria principal. Una W c a que se utiIiza para compensar b dffemcia entre las vdcxidades- de operaci611, es emplear una pequeña caché, exbudamente ~Apida,entre la CFU y la memoria principal, cuyo tiemp de -a m suma a un tiempo de ciclo de reloj de lógica de p m d o r . Se usa la tache para almacenar segmentos de programas que se ejecutan en,ese momenb en larCPU y para guardar datos temporales que se necesitan con h e n c b en los cálculos preaenteo, Al poner disponibles' los progamas y los datos a gran vdddad, es posible incrementar la velocidad de h i ~ n a m i w i t ode la compubdora. MientTa~el pwesador de WS administra h transferencias entre las memorias principal y auxiliar, la o r g a n h c i h de sachd se interesa en la trwfexmcia de hfmuudbn entre la memoria y la CPU.Por lo tanto, cada una relaciona con un nivel diferente en el &tema de jerarquías de memoria. La para tener dos o t m jerarqufas de memorias es el aspecto econ6mico. ConFome .auXnenb la capacidad de la memoria, disminuye el cato para dmeenar infomciba .biiria y se alarga d tiempo de acceao a la memoria. La memoxia a& .tieneuna gran capacidad de almacenamiento y es relativamente barata, pero Gene baja velwidad de acen comparaci6n con la memoria principal. La n a m o k cachk es muy pequeifa, relativamente cara y time una velocidad de anuy alta. Por lo tanto, conforme a w e n t a la v e l a d de acceso a memoria, de igual manera se incrementa el eosto. El pmpósito gpmd de uuna jerarquía de meme ria es obtener la velocidad de acceso promedio m á s alta posible, en tanto se minimiza el costo total de todo el sistema de memoria. Las memorias auxiliar y mch4 se para .8ifqmtes prop6sitos. La cachd contiene aquellas partes de programas y datos que se usan con mayor huwiSia, Jniwtras que la memoria am&r contiene aquellas partes que no utiliza actuahente,h CPU. Ademiis, la Crm time amem directo tanto a la memoria cache como a la pcincipal, pero no a la memoria auxiliar. La kansfemc:lade lis memoria auxiliar a la -pBncipal, por lo general se realiza median& el aaeew ,&m@a memoria de pandes bloques de daba-La r d n de tiempo tfpica entre 4 memo& ca&4 y la memoria principal es de alrededor de 7 a 1. Por ejemph, una, memo+ cacb6 típica tiene un 6érmpo de accew de 100 ns, mientras que d a p o de aeeeso de la memoria pude ser de 700 ns. Hl tiempo de -a p h m d o de 1s w o r i a awiliar, por lo general es 14 veces el de la memoria pxhcipal. El -o de bloque de la &O& apx$ar,'uaria de 256 a 2048 paiabraq en tanto que el de blque de ca&é regulannqte es da 1 a 16 palabras. Mu* shtemas opativas eaán ckü-mdps para habilitar a la CPU -m&,ad con el fin de que prwq v h o s pmgrnaas independientes en forma concu-
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CAP~TL~LO ü ü ~ EOrganizacióri de la memoria
mwltiprogrdmacidn
rrente. Este concepto, denominado multiprogrami6n, se refiere a la existencia de dos o m&s programas en diferentes jerarquías de memoria, al mismo tiempo. De esta manera, es posible tener ocupadas todas las partes de la computadora, al trabajar en varios sistemas en secuencia. Por ejemplo, supongamos que se ejecuta m programa en la CPU y que se necesita una transferencia E/S. La CPU inicia e1 procedimiento B/S para que comience a ejecutar la transferencia. Esto deja la CPW libre para ejecutar otro programa. En un sistema de tnultiprogramarción, cuando un programa espera una transferencia de entrada o salida, hay otro programa preparado para utilizar la CPU. Con la multiprogramaci6n surge la necesidad de correr programas parciales, para variar la cantidad de memoria que utiliza cierto programa y para mover los programas por la jerarquia de programas. En ocasiones, los programas de computadora son demasiado grandes para alojarse en el espacio total disponible de la memoria principal. Además, el sistema de computadara utilka muchos programas y no todos los programas pueden residir en la memoria principal en todo momento. Normalmente, un programa reside en la memoria auxiliar, junto con sus datos. Cuando se va a ejecutar un programa o un segmento de programa, se transfiere a la memoria principal para que lo ejecate la CPU. Por lo tanto, podría pensarse que la memoria auxiliar contiene toda la información almacenada en el sistema de la computadora. Es una tarea del sistema operativo mantener en la memoria .principal la ,parte de esta información que está activa en ese momento. La parte del sistema de la computadora que supervisa el flujo de información entre la memoria auxiliar y la memoria principal se denomina sistema de aclministración de memoria. La circuitería para un sistema de administración de memoria se presenta en la sección 12-7.
12-2
memoria de acceso aleatorio
Memoria principal
La memoria p~incipales la unidad de almacenamiento central en un sistema de computadora. Es una memoria rápida y relativamente grande y se utiliza para almacenar programas y datos durante la operación de la computadora. La tecnología fundamental que se utiliza para la memoria principal se basa en los circuitos integrados semiconductores. Se dispone de la RAM en circuitos integrados en dos modos de operación posibles, estáticos y dinámicos. La RAM estática consiste esencialmente en flip-flops internos que almacenan información binaria. La información almacenada es válida mientras la unidad está encendida. La RAM dinámica almacena la información binaria en forma de cargas eléctricas que se aplican a capacitores. Unos transistores MOS son los capacitores en el C.I. La carga almacenada y los capacitores tienden a perderse con el tiempo y los capacitores deben cargarse en forma periódica al "refrescar" la memoria dinámica. El refresco se realiza al hacer circular las palabras durante un ciclo cada pocos microsegundos para resta-
memoria de sólo lectum (RQñII)
canal bidireccional
blecer la carga que se pielde. i.a BAM dinárnica ofrece consumo de energía pducido y mayor capacidad de a l m a d e n 5 0 en un &lo C.I. de memoria. La RAM estática es m á s fdcil de usar y tiene ciclos de lectura y escritura mas coztos. Gran parte de la menioria principal, en una computadora de propósito general, esa formada de circuitos integrados de RAM,. pero una parti? de la memoria estii formada por la ROM, Originalmente, se utilizaba RAM para hacer referencias a una memafia de acceso aleatorio, pero ahora se utiliza para mpreswrtar una memoria de lecturaleaeritura.y diferenciarla de una memoria de s61o lectura, aunque una ROM es también de acceso aleatorio. Se u t k la PAM para almacenar la mayor parte de los procesos y datos que están sujetos a cambio. Se utiliza la RQM para almacenar programas que residen en forma permanente en la computadora y para tablas de constantes que no cambian de valor una vez que se termina la pmgramaei6n de la computadora. Entre o t a s cosas, la parte ROM de la memoria se necesita para almacenar un programa inicial llamado cargador de inkh1i;iacibn (htsfrap ¿&). EI cargador de inicialización es un programa cuya función es iniciar la operación de la programacibn de la computadora cuando se enciende la unidad. Como la RAM es volbtil, su contenido se destruye niando se demnech la corriente. El contenido de la ROM na afecta despues que se apaga y enciende la unidad. El arranque de una computadora consiste en encender la corriente y comenzar la ejecución de un programa inicial. Por lo tanto, cuando se enciende la corriente, la circuikda de la computadora establece el contador de programa en la primera dirección del cargador de inicialización. El programa de inicializaci6n carga una parte del sistema operativo del disco a la memoria principal y después se transfiere el control al sistema operativo, el m 1prepara h computadora para su uso general. h C.I. de RAM y ROM estan disponibles en diferentes tamafios. Si la memoria que necesita h computadora es mayor que la capacidad que un C.L, es necesario combinar varios para formar el tamaño de memoria requerido. Para mostrar esta inkrconextt~n,pongamos un ejempIo de una memoria de 1024 X 8 construida con C.T. de RAM 123 x 8 y C.I. de ROM 512 x 8.
C.I. de RAM y de ROM Un C.]. RAM es m8s adecuado para la comunicación con la CPU si tiene una o mits entradas de control que lo seleccionen d o cuando se neaesita. Otra .~aracteristicacomún es un .canal (o bus) de datos bidireccional que p~mitela transferencia de datos de la memoria a la CPU, durante una operacián de lectura, o de la CPU a la memoria, durante una operacibn de escritura. Puede construirse un canal bidireccional con acopladores de tres estados. Puede colocam la salida del amplador de tres estados en uno de tres stados p i b l a . Una señal equivalente al 1 Lógico, una seiial equivalente al O 16g1co o un estado de alta impedatcia. El 1 y el O 1se;lcos son
S
dfgitale~normale. E1 estado de alta impedancia actúa como un circuito a&-, la que signifm que la salida no roaduce una y no tiene irnprtaneia l*ea. El diagrama de bloque de un C.I. RAM se muestra en la figura 12-2. La capaddad de la memoria es de 128 palabras de 8 bits (un byte) por palabra. Ekto q u i e r e una direcci6n de 7 bits y un canal de d a b bidirecc h a l de 8 bits. Las entradas de lectura y escritura especifican h operacíh de memoria y las dos entradas de control & seleccibn de integrados (CS) son para habilitas-dC.I. &lo cuando el miewprmdor lo selecciona. La d i ~ ~ d de a una d o m á s entradas de control para seleccionar el C.T. facilita la d d i f i c a b b n de hs líneas de direccih, cuando se usan miiltiples C.I. en la hiicrocomputadora. En ocasionesI se combinan las entradas de k&na y d t u r a en m shea llamada R/W. Cuando se sekciona el CI., los dos estados binarios en Bta Enea especifican las dos operaciones de lectura o e d t u r a . La tabla de función que se lista en la figura 12-2 (b) especifica la operacihn de la RAM La unidad está en opera~ión&lo cuando CC1 = 1 y CS2 = O. La barra encima de la segunda variable de selección indica que esta entrada está habilitada cuando es igual a O. Si las entradas de seleccibn de integrado no están habilitadas, o si atAn habilitadas pero las entradas de lectura o escritura no lo están, la memoria se inhibe y su canal dedatos R encuentra en un estado de alta impedancia. Cuando CS1 = 1 y CS2 = 0, figura 12-2 Integrado de RAM Hpico.
C S I ~ R DW R (
Furridn de
memoria
1
Btadodecanal de data Alta i m p h d a Al" m i-
X
lnhlblsidn
b) Tabla de fundgnes
Datos de mtrada a RAM D4twidemiidadeRtW Aitahphda
SECCI~N12-2
Memoria principal
483
puede colocarse la memoria en modo de escritura o lectura. Cuando se habilita la entrada WR,la memoria almacena un byte del canal de datos dentro de una localidad ecpecificada por las líneas de entrada de dwccidn. Cuando se habilita la entrada RD, se coloca el contenido del byte seleccionado dentro del canal de datos. Las señales RD y W R controlan la operación de la memoria, así como los acopladores de canal asociados con el canal de datos bidireccional. Un C.I. de ROM se organiza en lo externo de manera similar. Sin embargo, como una ROM sólo puede leerse, el canal de datos sólo puede estar en modo de salida. El diagrama de bloque de un C.I. de ROM se muestra en la figura 12-3. Para un C.I. del mismo tamaño, es posible tener mAs bits de ROM que de RAM, porque las celdas binarias internas en el ROM ocupan menos espacio que en RAM. Por esta razón, el diagrama especifica un ROM de 512 bytes, en tanto que el RAM sólo tiene 128 bytes. Las nueve líneas de dirección en el C.I. de ROM especifican cualquiera de los 512 bytes almacenadosen él. Las dos entradas de selección de integrado deben ser CS1 = 1 y CS2 = O, para que opere la unidad. De otra manera, el canal de datos se encuentra en un estado de alta impedancia. No hay necesidad de un control de lectura o escritura, porque la unidad sólo puede leer. Por lo tanto, cuando se habilita el C.I. mediante las dos entradas de selección, el bit seleccionado por las líneas de dirección aparece en el canal de datos.
Mapa de dirección de memoria El diseñador de un sistema de computadora debe calcular la cantidad de memoria requerida para la aplicación particular y asignarla a RAM o a ROM. La interconexión entre la memoria y el procesador se establece después, al conocer el tamaño de la memoria que se necesita y el tipo de RAM y ROM disponibles. El direccionarniento de la memoria puede establecerse mediante una tabla que especifique la direcci6n de memoria asignada a cada C.I. La tabla, llamada mapa de direcciones de memoria, es una representación gráfica del espacio de dirección asignado a cada C.I. en el sistema. Para mostrar un ejemplo particular, consideremos que un sistema de computadora necesita 512 bytes de RAM y 512 bytes de ROM. Los C.I. de RAM y ROM que se van a usar se especifican en las figuras 12-2 y 12-3. El mapa de direcciones de memoria para esta configuración se muestra en la tabla 12-1. La columna de componente especifica si se usa un C.I. de RAM o ROM. La coIumna de dirección hexadecimal asigna un rango de direcciones hexadecimales equivalentes para cada C.I. Las Iíneas del canal de direcciones, se listan en la tercera columna. Aunque hay 16 líneas en el canal de direcciones, la tabla muestra sólo 10 líneas porque las otras 6 no se usan en este ejemplo y se considera que son 0. Las pequeñas debajo de las líneas del canal de direcciones, representan aquellas líneas que deben conectarse a las entradas de dirección en cada C.I. Los C.I. d e RAM tienen 128 bytes y necesitan 7 líneas de direccionamiento. El C.I. de ROM tiene 512 bytes y
484
cApInita
Orpkación de la memoria
S e w i 6 nde integrado 1
%leodikide integmdo 24
.üh+bn
de 9 MD
-
-
CSI
CS2
-
512.X 8
ROM
L C h a l de data de 8 blts
AD9
Figura 129 C 1. de ROM típico.
n d t a 9 keas de direccimarnienb. Las x se asignan siempre a las h e a s de canal de orden inferior: Jas lfneae del 1 al 7 para la RAM y las lineas del 1 al 9 la ROM. No es necesario hacer una diferencia entre los cuatro C.I. de &4M para asignar a cada uno c l k e c c i ~diferentes. En este ejemplo particular ewogimos las beas de canal 8 y 9 para que representen cuatro combinaciones b W a s diferentes. N&se que puede elegirse para este pro@sito cualquier otro pax de iíneas de canal sin utilizar. La tabla muestra claramente que las 9 h e a s del canal de orden inferior constituyen un espacio de memoria para RAM = 2' = 512 bytes. La diferencia entre una dirección RAM y ROM se establece con otra Ihea del canal. Aquí seleccionamos la línea 10 para este propósito. Cuando la h e a 10 es O, la CPU selecciona una RAM y niando ésta k e a es 1, aelewiom la ROM. La dirección hexadecimal equivalente para cada C.I. se obtiene de la infomaci6n baja la asignaci6n del cana1 de direcciones. las líneas del canal de direcciones ae subdividen en grupas de cuatro bits cada una, para que cada grupo pueda representarse mediante un dígito hexadpcimal. El primer dígito hexadecimal qresenta las lineas de la 13 a la 16 y es siempre O. El siguiente digito hexadecimd rep-ta las heas 9 a 12, pero las líneas 11 y 12 son siempre O. El racigo de direcciones Madeciffiales para cada comprinente se detemina de las x asociadas con &l. Estas x representan un número binario que puede vadar de valor desde .todos O a todos 1.
Conexi6n de la memoria a la CPU b s C.I. de RAM y ROM están cowtados a la CPU por medio de los canales de datos y de d i d 6 n . Las h e a s de orden inferior en el canal de direccibn seleccionan el byte dentro de los C.I. y otras líneas en el canal de direcciones seleccionan un C.I. particular por medio de sus entradas de selecci6n de integrado. La conexidn de los C.I. de memoria a la CPU se muestra en la figura 12-4, Esta codiguraci6n proporciona una capacidad de memoria de 512 byte de RAM y 512 bytes de ROM. Implanta el mapa de memoria de la tabla 12-1.Cada RAM recibe los siete bits de orden inferior para seleccionar uno de 128 bytes posibls El C.I. RAM particular seleccionado se determina
P .
.-
Figura 12-4 Conexibn de memoria a la Cm,
TABLA E-1 Mapa de dirección de memoria para micrammputadora Canai de diredonas
Direccibn
hexadPdmal
10 9
8 7 6 5
4 3 2 1
RAM 1
0
O 0
O x x x
x x x x
RAM 2
008WMFF
RAM 3 M M 4
01W17F
O 0 O 1 O 1 1 x
l O 1 x
x x x x x x x x x x x x x x x x
C o m t e
ROM
7
F
01WIFF 02HM3FF
x x x x
x x x x
x
x x x
de las heas S y 9 del canal de direcciones. Esto se hace mediante un dec&icador 2 X 4, cuyas salidas van a las entradas CS1 en cada C.I. M M . Por lo tanto, cuando las heas de dimcionamiento 8 y 9 son iguales a 00, se selecciona el primer C.I. de RAM. Cuando son 01 se selecciona el segundo y as1 sucesivamente. las salidas RD y W R del microprocesador se aplican a las entradas de cada C.1. RAM. La selecci6n entre RAM y ROM se hace por medio de la h e a 10 del canal. Se seleccionan las RAM cuando el bit en esta h e a es O y las ROM cuando es 1. La otra entrada de seleccibn de integrado en la BOM esta conectada a la h e a de control R D para que se habilite el C.I. de ROBA glo durante una operaci6n de lectura. Las b e a s 1 al 9 del canal de direcciones se aplican a la dwcci6n de entrada de ROM sin pasar por el decodificador. Esto as& las direcciones O a 511 a RAM y de 512 a 1023 a ROM. EI canal de datos del ROM s610 tiene capacidad de salida, mientras que el canal de datos conectado a las RAM puede transferir informaci6n en ambas direcciones. El ejemplo que se acaba de dar proporciona una indicaci6n de la complejidad de intemnexi6n que puede existir entre los C.I. de memoria y la CPU.E d w 'm85 C.I. se conecten, se necesitan m á s decodificadores externos para seleccionar entre los C.I. El diñador debe establecer un mapa de memoria que asigne direcciones a los diferentes C.L, a partir de las cuales se determinan las conexiones requeridas.
l2-3 Memoxia auxiliar Los d i s i t i v o s de memoria auxiliar que se usan con mayor frecuencia en sistemas de computadora son los discos y cintas magn&tiros.Otros romponentes utilimdos, pero no con mucha frecuencia, son los tambores magn&tiros, la memoria de burbuja rnagnetica y lus diseos ópticos. Para comprender por compieto el mecanismo fííico de los dispositivos de memoria auxiliar se deben conocer los sistemas magrdticos, electrónicos y electromecánicos. Aunque las propiedades físicas de estos dispositivos de almacenamiento pueden
SEaIdN 12-3
Memoria auxiliar
487
ser muy complejas, sus propiadades Lógicas pueden caracterizarse y compararse mediante unos pwos parámetrtw. Las caracteristicas importantes de cuaiquier dispositivo son su modo y tiempo de acceso, veIo2idad de transferencia, capacidad y costo. El tiempo promedio requerido para llegar a una localidad de alma* narniento en la memoria y obtener su contenido se denomina tiempo de acceso. En los d$ositivos electromec4nicos con partes móviks, como las cintas y los d i i s , el tiempo de acceso consiste en un tiempo de bdsqueda, requerido para posicionar la cabeza de lechrraeseritura sobre un lugar y un tiempo de transfmcia para trasladar datos hacia o desde el dispositivo. Como eI tiempo de búsqueda, por lo general, es mas largo que el tiempo de transferencia, el almacenamiento auxiliar se organiza en registros o bloques. Un registro es una cantidad especifica de caramres o palabras. Siempre se hace la lwtuca o ewxitura de registros complek La velocidad de hansfe m c i a es la cantidad de caracteres o palabras por ~ g u n d oque puede transferir el dispositivo, después que se ha colocado m el inicio del registro. Las tambores y discos magnéticos son muy similares en su operación. Ambos constan de superficies rotatorias de alta velwidad cubiertas con un medio magnktico de grabacibn. La superficie rotatoda del tambor es un cilindro y la del disco un plato d o n d o plano. La superficie de grabaci6n giw .a velocidad uniforme y no se &ende o apaga durante las operaciones de a.Los bfts se graban como puntos magn&hs sobre la superficie, conforme pasan por un mecmhmo estacionario llamado cabeza de escritura. Los bits almacenados se detectan mediante un eambi~en el campo m a g d &o producido por un punto grabado en la suprficle, conforme pasa por una cabeza de ledura. I;a cantidad de superficie para grabar en un disco es magarequeen un tambar de igual tam& fisico, Por lo tanto, puede almac e n a mayor ~ infomiaci6n en un d i w que en un bmbor equivalente, Por esta raz6nJ los discos han sustituido a los tambores m las computadoras más modernas.
Discos magri6ticos
Un disco rnagn&tiao es un plato circular construido de metal
o pUstico cubierto con material magnetizado. Con frecuencia se usan a m b s lados del disco y pueden apilarse varios d i en un eje con cabezas de lectura/tritura disponibles para cada superficie. Todos lm discos giran juntos a alta velocidad y no se detienen para propósitos de acceso. Los bits se almacenan en la suwcie magnetizada m p u n h a lo largo de &culos concénhieos llamados pistas. Por lo general, Ias pistas se dividen en wciones llamadas 6iectores. En la mayoría de ios sistemas, la cantidad mInima de i n h a c i b n que puede transferirse es un sector. La subdivisi6n de una superficie de disco en pistas y sectores se muestra en la f i p a 12-5. Algunas unidades utilizan una cabeza única de lectura/dhrra para cada superficie de di=. En esh tipo de unidad, los bits de dUecci6n de
C4hl
.a*.
1
> U.
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&*!P
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G a ~ 6 d ,.
' 7 !pn-*
,ili pista los utüiza un ensambG mec&rucopara mover h cabeza a la posici6n : y ~..,i de pista especificada antes de la lectura o escritura. En otros sistemas de ndi-e d i , & proporcionan cabezas de Iechira/escritura separadas para cada pista en cada superficie. Los bits de h i 6 n pueden seleccionar despuds una pish particular en forma electrónica, por medio de un circuito decodificador. Este tipo de unidad es más cara y sólo w encuenba m sistemas de compu&doras muy grandes. Se utiYh canales de temporizacibn permanentes en 10s discos para sincmizar los bits y reconocer los sectores. Un sistema de disco se d i i c i * M mediante bits de dhmción que especifican el número de disco, la s u p ficie del di-, el nilmero del sector y el canal dentro del sector. Después, se colocan las cabezas de lectura/escritura en e1 canal especificado. E1 sistema tiene que esperar hasta que e1 disco rotatorio llega al sector especificado, debajo de la cabeza de lectura/escritura. b transferencia de infomaci6n es muy rápida, una vez que se ha alcanzado el inicio de un sector. Los discos pueden tener cabezas múltiples y transferencia de bits simultánea de varios canales al misrno tiempo. Una pista en cierto sector cerca de la circunferencia es mayor que una pista cerca del centra del d k o . Si se graban los bits con igual densidad, algunas pistas contendch m k bits grabados que otm. Para hacer de igual longitud todos los registros en un mtor, aigunos dimos utilizan una densidad de grabacidn variable, con mayor densidad en las pistas cerca del centro que en las pistas cerca de la circunferencia. Esto quilibra Ia cantidad de bits en todas las pistas cie4eiertosector. . Los discos que están conectados en forma permanente al ensamble de unidad v que no puede quitar el usuaria ocasional se llaman dixos duros. H
-b MO, m--
memoriir
dim+$onabb par cmterrido
-
de la memoria
unalestrategia para dexionar una ~umcisrde diredanes, leer el contenid~ de 4 memoria en Gada dimci6k-i y comparar la infonnaci6n que se lee con el &to que se busca, hasta que coincidan. ta cantidad de accesos a meyno* &pende de la po""6n del conjunto de datw y de la eficiencia del algomitmo de b w e d a . Se han desaml4do muchos algoritmos de búqueda para b mtialad de accesos mientras bumn un conjunto de datos en una memoxia de acceso secuencialao aieabrio. El tiempo querido pana encontrar. un -junto almacenado en la memoria puede reducirse mucho si pueden espaifmrse los datus almacenados, para su acceso, mediante el contenido de los datos mismos, en lugar de mediante una direccidn. Una unidad de memoria sicaesada por su contenido se depomina memoria &tim o 7 a i h diremhzbie por contenido {Conten5 Adrewabie Memory, CAM). Este tipo de memoria se acceaa w forma simylGnea, y en paraleloI,coa base en el contenido de los datos, m á s que en kn-o .poG&n v i f i a d a . Cuando aa & una palabra en una memo& asociasiv& no se proporciona una dh46n La memoria puede encontrar una p k i b n va& sin usar para almacenar la palabra. Cuando se va a .leex una palabra de una m ~ ~ ~ a-tiw, r i a se e+Fm el contenido de la paiabla o parte de da, ia memoria-1 i d a s las palabras que coinciden con el contenido especificado y las marca para ledura. Wids a es@ m p h d ó n , la memoria asdativa &lo es conveniente para b c e r bbqudas paralela5 mediante asociaciQn de datas. Además, pueden hac e m e ~ e d a wna s ~plabra.mmpbm un campo e s p e c h de L# palabra. Una memo& a d t i v a es más cara que una memoria de acceso hbiSp.pquecada d d a debe Wner rnpidadde dmammmhto y &mitos 16gbs p h c a d d d k su conhido un argumento externo. Por esta r&n, en las memonias amktivas se usan aplicaden las que el tiempo de bsisqueda es muy importante y d& ser corto.
Oqgmbacibhu de la cireuikria El &ade b I q w de una memoria aswiativa se muestra en la figura 12-6.W t a de ,un-lo de m m o k y la l6gica para m palabras, con n bits por palabra. Ri registm de argumentos A y d registro de claves K tienen cada uno n bits, uno por cada bit de una palabra. El registro de coincidencia M time m bits, uno para cada palabra de memoria. Cada palabra en la memoria se compara en ,~mleln:wn el wgis&o de arg&nmtos. Las palabras que c6WdFen ton los bits del registro de argumentos activan el bit correspndknte m d +SWO de,.aoiricidmda. k p & s del proceso de buscar ~ i d e m c i a s l& , bib acti~adogen el registm de coincidencia, indican que aon igeibsirs pahbrw correspondientes. Se háce la lectura mediante un ~ ~ s e e u w i cai menoria d para aquelias palabras euym bits correspondientm en el q$sW de mhiderrcia m han activada. 'El &stm de chvea -&na una miscara para elegir un campo o dave p * en la palabra de argumento. 5e mhpara tcdo el argumento
Una unida&de disco con discos removibles se lima de disco flexible. Los discos que se atiüzan con una unidad de disco fledble son pequeños discos que se pueden- quitar, hechas de plástico eon una cubierta de material ma&n&ticode grabacihn. Por lo,general se usan,dos tamaños, con diimetros de 5.25 y 3.5 puedas. Los discos de 3.5 pulgadas son m& pequeflos y pueden almacenar m6s datos que los de 5 , s pulgadas. Los discos flexibles se usan ampliamente en las computadoras, personales, como medio para distribuir programación a los usuarios. Cinta magnética
Un transporte de cinta magn&ica consiste en componentes eléctricos, mech nicss y eIectrónicos para' proporcionar las partes y el mecanismo de control para una unidad de cinta magnCtica. La cinta misma es una tira de plfistico cubierh con un medio magn4tb de grabacibn. Las bita se graban sobre la cinta como puntos magndtieos, a lo largo de varias pistas. Por lo general, se graban en forma simultánea 7 o 9 bits para formar un carActer junto con un bit de paridad. En cada pista esti$ montada una cabeza de lectura/escritura para que puedan grabarse y leerse los datos como una secuencia de caractere8. Las unidades de cinta magnetita pueden detenerse, prenderse para que avancen o se muevan en reversa, o pueden rebobina*. Sin embargo, no pueden .inico detenerse con la suficiente rapidez entre los caracteres individuales. Por esta razón, la información se graba en blcques que se denminan qistros. Se insertan entre los regisporciones de cinta sin grabar, en las cuales se puede detener la cinta. La cinta comienza a moverse cuando está en una de esas porciones y mantiene su veIocidad constante durante el tiempo que a l c m el siguiente registro. Cada registro en la cinta tiene un patr6n de bik de identificación al comienzo y al final. Al leer el patrón de bits al principio, el control de cinta identifica el número de registro. Al leer el patrón de bits al final del ,registro, el control reconoce d comienzo de una porcibn sin grabar. Una unidad de cinta se direcciona al especificar el. nhero de q i s t r o y la cantidad de caractem en H. Los . registros pueden m de longitud fija o variabh
12-4
Memoria asociativa
Mucbs apIicacione8 de p r o c e ~ e n t ude datos requieren la búsqueda de conjuntas ,de datos en una tabla almacenada en la memoria. U n programa ensadlador busea la tabla de dirección de símbolos para extraer el equivalenk binario del simhiu. hede buscarse un ndmero de cuenta en un archivo, para deteminar el nombre del propietario y d estado de la cuenta. La manera establecida de buscar en una tabla es almacenar todos los datos donde puedan dlreccianarse en m e n c i a , El prwedhiento de búsqueda es
coind* Entdalc ArregIoy -de memoria asociativa
-
M
m palabras
n bits por palabra
I
t
faliga Figura 2 2 4 Diagrama de b h u e de memoria asechava,
con cada palabra de memoria si el registro de claves contiene s610 dfgitos 1. De otra manera, se comparan A10 aquellos bits en el argumento que tienen dígitw 1 en la posición cqmpondiwte del.re&tro de claves. Por lo tanto, la clave proporciona una rn4scara o una pieza de informad6n de identificación que e6pcXca c6mo 8e hace la referencia 4 memoria. Para mostrar un ejemplo numfico, supongamos que el registro de argwentos A y el registro de claves K tienen la eonfiguraci6n de bits que se muestra enseguida. S610 se comparan los tres bits de la extrema izquierda de A con palabras de memoria, porque K tiene digitos ,i en estas posiciones.
A
&&,-
-
u - .
-.
K Palabra 1 Palabra 2
101 111100 111 m 100 1lllOD 101 OOOOO1
sin coincidencia coincidencia
La palabra 2 coincide con el campo de argumento sin enmascarar porque son iguales los tres bits de la extrema izquie-dq del argumento y la palabra. La relacibn entre d arregI8 de memoria y los registros externos, en una memoria asdativa, se muestra en la figura 12-7.Se marcan Ias celdas en el arreglo mediianti3 la letra C con dos suk~dices.El primer subíídice pmprcima el n h r o de palabra y el s e k d o especifica ia posición de bit en la palhra. Por lo tanto, la celda Cyes la celda para el bit j en la palabra i. Un bit Al en el registro de a q p n e n b se compara con todos los bits en la
492
DOCE: & g ~ & de la memoria
A"
1 ~~1
I
1
(
14 1
m
p l
Ki
+
+
1;.
1
4 PC " ' 1 M,
P1-I4 1
Palabrai
mnhn
Ir
pl
4 1
pl
Bit 1
Bit
Mm
Bit e
Figura 12-7 Memoria asdativa de m palabras, n celdas por palabra.
columna j del arreglo, siempre y cuando ki = 1. Esto se hace para todas las columnas j = 1, 2, n. Si ocurre una coincidencia entre todos los bits de argumento sin erunascarar y los bits en Ia palabra i,se activa en 1 el bit Mi correspondiente en el registro de coincidencia. Si no coinciden uno o mAs de los bits de argumento sin enmascarar, M Ise desactiva a O. La organizaci6n interna de una celda Cii típica se muestra en la figura 12-8. Cohsta de un elemento FTil de almacenamiento, un flip-flop, y los circuiw para leer, escribir y hacer coincidir la celda. Ei bit de entrada se transfiere a la celda de almacenamientb durante una operaci6n de escritura. El bit almacenado se lee durante una operacihn de lectura. La lógica de coincidencia compara el contenido de la celda de almacenamiento con el correspondiente bit de argumento sin enmascarar y proporciona una saiida para Ia 16gica de decisi6n que activa el bit en Mi.
...,
Ldgica de coincidencia Puede derivarse la lógica de coincidencia para cada palabra, del algoritmo de comparación para dos n h e m s binados. Primero, nq consideramos los bits de clave y comparam& el argumento en A con lm bits almacenados en las teldas de las palabras. La palabra i es igual al argumento en A si Aj = Fq para j = 1, 2, .., n. Dos bits son iguales si ambos son 1 o O. La igualdad de dos bits phede expresarse en foma ldgica mediante la función booleana:
Entrada
Al
4
i
4
Escritura
meica
Fn
=
dec6incldendam
-
Salida Figura i2-6 Una celda de memoria asdativa,
donde x, = 1, si el par de bits en la posicihn j son iguales; de otra manera, xj
=
o.
Paya que una palabra i &a igual al argumento en A debemos tener todas las variables xi iguales a 1. Esta es la condici6n para activar el. bit de coincidencia correspondiente Mi en 1. La funci6n booleana para esta condici6n es:
--
,
y constituye #a opraci6n AND para todos los pares de bits que coinciden en hna palabra. Ahora in,cldmos d bit de gbve K, en la lógica de comparación, El requisito es que si = O, los bits correspondientes de Al y Fq no necesitan comparación. Sólo cuando KI = 1, deben compararse. &te requisito se pnsigue al aplicar la ~hinri@nOR a c& termino con K> por lo tuito:
Cuando
4 = 1, tenemos q' y xj + O = qi. Cuando 4 = O> entonces K; +
=1
tkhino (xj Kjl)estad en el estado 1 si su par de bits m s e comparan. kto es necesario porque a cada término se le aplica una h c i h AhJD ,con.todo8 los otros témtiris para que una salida de 1 no tenga efecto. La comparación de los bits tiene efecto sólo cuando =l. Y X p l = 1. Un
5
494
caPPrura m
-&
de la memoria
La 16gica de coincidencia para la palabra i en la memoria e a t i v a puede expresarse ahora ~ediantela siguiente función booleana:
Cada término serd igual a 1 si su correspondiente Kj = O. Si KI = 1, el término ser4 O o 1, dependiendo del valor de xp OcurrirA una coincidencia y Mi sera igual a 1, si todos los términos son iguales a 1. Si sustituimos h.definicibn original de xi, la funcibn boolmna anterior puede expmase cbmo sigue:
es un sírnboio de producto que representa la operaci6n AND de todos los Mnninos n. Necesitamos n de tales funciones, una para cada palabra i = 3, 2, 3, m.
donde
...,
El circuito para hacer coincidir una ;alabra se muestra en la figura 12-9. Cada celda kquiere dos compuertas AND y una OR Se necesitan inversores para Aj y Ki, uno para cada columna y se usan para todos los bits en la columna. La salida de todas Ls compuertas OR en las celdas de la misma Eiigliri 12-9
L6gica de W e r i F i a para una paiabca de memoria d a t i v a .
palabra, van a la entrada de una compuerta AND c o m h para generar la sefial de coincidencia para Mh Mi ser& un 1 lbgico si m r r e una coincidencia y O si no ocurre. Mbtese que si el rsgisho de &ve contiene sólo cerosl la salida Mi será un 1, sin considerar el valor de A o de Ia palabra. Debe evitarse que esto ocurra durante la opsracidn normal.
Operacihn de lectura Si más de una palabra de memoria coincide con el campo de argumento sin enmascarar, todas las paiabms cyie mincidm tenddn 1 en la posicibn correspondiente del registro de coincidencia. @S necesario revisar los bits del registro de coincidencia, uno a la vez.) Las que coinciden se leen en secuencia al aplicar una &al de k h r a a cada línea de palabra cuyo bit Mies un 1. En la mayoría de Iris ,aplicaciones, la memoria asociativa almacena una tabla sin dos da- idénticos bajo una cierta clave. En este caso, s61o una palabra puede coincidir con el campo de argumento sin enmascarar. Al conectar la salida Mi directamente a la h e a de lectura, en la misma posicibn de palabra (m lugar del registro M), el contenido de la palabra que coincide se presentarA en forma autometica en las líneas de salida y no ser6 necesaria una sefid de comando de lectura especial. AdemAs, si excluimos las palabras que kntieneri cero, una salida de todos cero indicar& que no ocurri6 una coincidencia y que el dato buscado no ~ t disponible 8 en memoria.
Operaci6n de escritura Una memoria asociativa debe contar con la posibilidad de escribir para almacenar la información que se va a buscar. Escribir en una memoria asociativa puede tornar diferentes formas, dependiendo de la aplicacidn. Si se carga la memoria con nueva informadbn una sola vez, antes de una operaci6n de bhqueda, después puede escribirse al direccionar cada localidad en secuencia. Esto har6 del dispositivo una memoria de acceso aleatorio para escribir y una memoria de canfenido dhmhable para kr. La ventaja aquí, es que puede decodificarse la dirección para entrada como en una memoria de acceso aleatorio. Por lo tanto, en lugar de tener m líneas de d i i i 6 1 1 , una para cada palabra en la memoria, puede reducirse la cantidad de lheas de direcci6n mediante el dwodificador a d líneas, en donde m = r! S i tienen que borrarse paIabras no deseadas e insertarse nuevas palabras una a la vezl se necesita un registro especial para diferenciar ias palabras activas e inactivas. Este registro, en aIgunas ocasiones llamado fegiskm d~ identifimidn, kndrla tantos bits comopalabras en la memoria. Para cada palabra activa almacenada en la memoria, el bit correspondiente en el registro de identificación se activa en 1. Se borra una palabra de h memoria al borrar su bit de identificacibn a O. las palabras se almacenan en la memoria al revisar el registro de etiqueta hasta que se encuentra el primer bit 0. Esto proporciona la primera palabra inactiva disponible y una posici6n
496
C&WLO
organización de la memoria
para escribir una nueva palabra. Despuh que se almacena una nueva palabra en la memoria, se activa su hit de identificacibn a 1. Cuando se borra una palabra no deseada de la memoria, pueden desactivarse todos a O si este valor se usa para especificar una localidad vacía. Además, las palabras que tienen un bit de identifiacih cero deben estar enmascaradas (junto con los bits KJ con la palabra de argumento, para que &lo se comparen hs palabras activas.
12-5
Memoria caché
a analisis de una gran cantidad de programas tipicos ha mostrado que las Io~alfdad de fefereda
referencias a memoria en cierto intervalo de tiempo, tienden a c~nfinarse dentro de unas cuantas áreas localizadas en la memoria. Este fenómeno se conoce coma la propiedad de locali&d de r$erencin. La razón de esta propiedad puede entenderse considerando que un programa típico de mmputadora fluye en forma de Iinea recta con ciclos de programa y solicitudes de subnitina que se encuentran con frecuencia. Cuando se ejecuta un ciclo de programa, la CPU hace referencia repetidamente al conjunto de instrucciones en memoria que constituyen el ciclo. Cada vez que se dicita cierta subrutina, este coyunto de instrucciones se recupera de la memoria. Por lo tanto, los cidos y las subrutinas tienden a localizar la referencia a memoria para recuperar instnicciones. En un grado menor, las referencias de memoria a datos tambibn tienden a estar ubicadas. Los prmedimimtm de búsqueda en tabla hacen referencia, con frecuencia, a Ia porción en la memoria donde ~ t almacenada á la tabla, Los procedimientos repetitivos hacen referencia a localidades de la memoria comunes y bs ~+(xs de números eián confinada3 dentro de una parte 1-1 de la memoria. El resultado de todas estas observaciones a la propiedad de localidad de referencia, la cual establece que durante un corto intervalo de tiempo, las direcciones que p e r a un programa tipico, con h e n cia hacen referencia a unas pocas &as de memoria localizadas, en tanto el wto de la memoria 9e accesa con relativamente paca f m & . Si las partes activas del programa y datos se colocan en una memoria pequefia y rdpida, puede reducirse el tiempo promedio de acceso a memoria y, por Io tanfs, se reduce el tiempo total de ejmci6n del programa. Dicha memoria rápida y pequeña se denomina memoria ea&. Está colocada entre la CPU y la memoria principal, como se ilustra en la figura 12-1. El tiempo de acceso a la memoria cacht5 es menor que el tiempo de aeeeso a la memoria principaI en un factor de 5 a 10. La cachb es el componente miis rApido en la jerarquía de memoria y se aproxima a la velocidad de los componentes de la CPU. La id- fundamental de la organizaci6n de cach6 es que al conservar las bkucciones y datos que se accesan con mayor frecuencia en la memoria caché, que es raipida, el kiempo de acceso a memoria promedio se acercad d tiempo de acceso al caché. Aunque la ca& es sólo una pequeña parte
razdn de acierfo U
mapeo
del tamaíío de ia memoria principal, una gran parte de las solicitudes de memoria se encontrar4 en la memoria rápida caché, por la propiedad de localidad de referencia de los programas. 1 La operacibn bdsica de cachb es la siguiente. Cuando la CPU m i t a accesar memoria, se revisa la caché. Si se encuentra la palabra en caché, se lee de la memoria rápida. Si la palabra direccionada de la CPU m se encuentra en caché, se accesa ia memoria principal para leer la palabra. Despuks, se transfiere un bloque de palabras que contiene la que se acaba de accesar, de la memoria principal a la memoria caché. El tamaño del bloque puede variar de una palabra (la que se acaba de accaar) a cerca de 16 palabras adyacentes a la que se acces6. En esta maneraJae transfieren algunos datos cachk para que las futuras referencias a memoria m e n h e n la palabra querida en la memoria dpida m&& El desempefio de la memoria cacht con Fmencia se mide en términos de una cantidad llamada r d n de acierto. Cuando la CPU hace referencia a memoria y encuentra la palabra en el ca*, se dice que produce un acierto. Si no se encuentra la palabra en el cachd, está en la memoria principal y se cuenta como una falla. La razón de la cantidad de aciertos dividida entre la cantidad total de referencias de la CPU a h memoria (aciertos m á s fallas) es la radn de acierto. Experimentalmente, la raz6n de aciertos se mide mejor a! correr programas representativos en la computadora y medir ia cantidad de aciertos y fallas durante un cierto intervdo de Eiempo. Se ha reportado razones de acierto de 0.9 y mayo-. Esta faz6n de acierto demuestra la validez de la propiedad de localidad de referencia, El tiempo promedio de acceso a memoria de un sistema de computadora puede mejorarse mucho al w caché. Si la razbn de acierto es bastante alta para que Ia mayor parte del tiempo la CPU accese la cach6 en lugar de ia memoria principal, e1 tiempo de acceso promedio se acerca mas al tiempo de acceso de la memoria r6pida caché, Por ejemplo, una computadora con un tiempo de acceso a caché de 100 ns, un tiempo de acceso a memoria principal de 1OOO ns y una raz6n de acierto de 0.9 produce un tiempo de acpromedio de 200 ns. Esto es una mejoría considerable sobre yna conputadora similar sin una memoria cachéJ cuyo tide acceso es 1OOO ns. La característica básica de la memoria cach6 e su tiempo de acceso rápido. Por lo tanto, no debe gastarse tiempo o debe dedicarse muy poco a ia bJsqueda de palabras en caché. A la transformación de los datos de la memoria principal a la memoria caché se le denomina proceso de mpeo. Tres tipos de procedimientos de mapeo son de inteds pr6etic0, cuando se considera la organización de la memoria cachk
1. Mapeo asociativo 2 Mapeo directo 3. Mapeo de conjunto asociativo Para ayudar al análisis de estos tres procedimientw de mapeo, utilizaremos un ejemplo específico de una organizaci6n de memoria como la que se
1
,
D
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'I.1.q
'P.
, h,qc; 9t4.
ecJf
muetta en la figura ii-10. L. m&bria prhcipal puede almacenar 32K palabras de 12 bits cada una. La cachk puede h a c e n a r 512 de estas palabras .& cuaiquier momento dado. Para cada palabra ahcenada en ca&, hay una copia duplicada en la memoria @+al. La CPU comunica con ambas memorias#Primero q y i a ,una direccibn de 15 bits. al cachk. Si hay un acierto, la CPU acepta los d a b de 12 bits del cacM. Si hay una falla, la CPU lee lh .. . ,, p!abra,di, $ $neg,0@~~$9ci13 .d_epu&s_!apalabra se transfiere al cachg. m
,. ,!,;'30A* .I . :* -- .L., ,11!t '1.: Mapeo asocraPivo La organizacibn de cach6 más rápida y flexible utiliza una memoria a m i a F-
tiva. Esta.-or@nizacibn se muestra.en la figura 12-11. IA memoria asociativa Figura 12-11 Ca&& de mapeo asociativo (tdos los númem en oftai).
Memoria
491)
almacena la diseeci6n y el contenido (datos) de la palabra de memoria. Esto permite a cualquier localidad en cach6 aImaemr cualquier palabra de la memoria pMcipd. El diagrama muestra tra palabras almacenadas en c a e . Ei valor de d W 6 n de 15 bib se mwtra como un niimero octal de Qnco &@tos y su palabra de 12 bits coniespondiente ce muestra como un número octal de cuatro %tos. UM d M & nde CPU de 15 bits se colma en el registro de argumento y se busca la memoria awcia,tiva para una direcch que coincida. Si se encuentra la d k c d n , los datos de 12 bits correspondientes se leen y envbn a la CPU. Si no ocurre coincidencia, se aeeesa la memoria principal en busca de la palabra. El par dkdóndatos se transfiere después a la memoria de caché -tiva. Si la cach4 a t á llena, el par d i i 4 a t o s d& desphmrse para hacer lugar a un par que se necesite p que no esid en ese momento en caché. h decisi6n acerca de cuál par se va a sustituir la dekmha el +ritmo de sustituci6n que elige el -dos para la ea&&, Un p#ento simple es sustituir las d d a s de la memoria de caché en arden circular, cuando se solicita una nueva pelabra de la memoria principal. Esto constituye una poli& de sustitución primero en entrar, prima en salir p).
Mapeo directo t a s memorias asociativas son caras en mmparaci6n con las memorias de acceso aleatorio debido a la lbgica agregada que se asocia con cada celda.
campo rle identi$caeibtr
La posibilidad de usar una memoria de acceso aleatorio para cachk se investiga en la figura 12-12. La direcci6n de CPU de 15 bits se divide en dos campos. tos nueve bits menos significativos constituyen el campo de índice y los seis bits restantes forman el campo de identifiaci6n. La figura muestra que la memoria principal necesita una dirección que incluye los bits de identificaci6n y de índice. La cantidad de bits en el campo de índice es igual a la cantidad de bits de dirección requeridos para accesar la memoria cach4. && Fiiura 12-12 ñeladones de d i r e c a d e n t o enbe las memorias prindpal y a 6 bits
.
9 bits
%o
CMdWM nocE Organkaci6k-a de la
memoria
En 4 ,casogeneral, hay 2k palabras en la memoria cachk y 2* palabras en la &emoda principal. La direcci6n de memoria de n bits se divide en dos campos: k bits para el campo de índice y n - k bits para el campo de idenfifica@i6n. h organizacidn de cache de mapeo'diredo utiliza la direccibn de n bib para atcesar b memoria principal y el índice de k bits para accesar el cadhb. La organizaci6n interna de las palabras en la memoria cach&se muestra en la figura 12-13(b). 'Cada palabra en el cacM consis.te en la palabra de datm y su gdentificaci6n amiada. Cuando se trae por primera vez una nueva palabra dentro de ea&&, los bits de identifisacióñ se almacena11a un lado de los bits de datos. Cuando la CPU @era una solicitud de memoria, se usa el campo de índice para que la d i w i 8 n accese cach6. El campo de identificacibn de la direcci6n de CPU se compara .conla identificacihn en la palabra que se lee del cacht Si coinciden las dos etiquetas, existe uuii acierto F b l a paiabm de dabe d e d a esti4 en. d ea&&. Si no coincide, existe uiia falla y la palabra querida se lee de la memoria príncipal. Despuds se almacena en el cachb junto con la nueva Identificacibn, sustituyendo un valor previo. La desventaja del mapeo di& es que' la r a d n de acierto puede disminuir considerablemente si se accesan con frecuencia ,doso m4s palabras cuyas direcciones tienen el mismo indice pero identificaciones diferentes. Sin embargo, se minimiza esta posibilidad por el hkho de quk tales palabras estAn
wioi r lwp 'rctir idp
Figura 12-13 Organizacibn de cach6 de m
"'M
w b n ,.~dm~de indice Datm
de memolla Datos de memoM
0011
t
a p diwto.
t
a) Memoria principal
S E C E I 124 ~
Memoria ca&
501
relativamente distantes,m 'elrango de dirección (muplos de las 512 posiciones en este ejemplo). Para ver c h o -era la organbacihn d~ mapeo directo, consideremos el ejemplo numérico que se muestra en la figura 12-13. La palabra en la direccfñn c m e~dmaeenada en ese momento en cachd (indice = 000, idmtificacibn = 00, datos = 1220). Supongamos ahora que la CPU desea -a la( paiabra en b d i i 6 n 02000. La d i r d n de índice es 000, por lo que se usa: para accasar el rachd. Se Comparan las dos identificaciones. ta : etiqueta de caché es 00 pero la etiqueta de direcci6n es íl2, lo que no produce una coincidencia. .Por kvtanto, se accesa la memoria principal y la palabra de datos 5670 se transfiece a la CPU.La palabra de ,cach&en la direccibn de índice 000-sesustituye después con una identificación de 02 y datos de 5670. El sfe111p10 de mapeo directo que se acaba de describir utiliza un tari.raño de blqqm de unst~palabra,En la figura 12-14 se muestra la misma organizaci6n pero utilizando un tamaño de bloque de ocho palabras. E1 c a n p de M o r * sk divde ahora en dos paitea, El q p o de blyue y el campo de palabpa. En m eaché de 512 palabras hay á4 bloques de ocho palabras aada uno, porque ó4 a<: 8 = 542. E1 ndmero de bloques se especifica con un campo de 63bik y la palabra dentro del bloque se especifica con un campo de 3 bits. El campo de identificacidn almacenado dentro del cachk es común a las ocho palabras del mismo bloque. Cada vez que ocurre una fallsi, debe transktirae un btoque ,completo de ocho palabras de la memoria principal a la memoria aach& Aunque esto requiere tiempo extra, es muy probable que la razón de acierto mejore con urr bloque de mayor tamallo, debido a la W r a I e z a .secuencia1 de los poga&s de mmpu@oCa. Figura l2-14 Cach6 de mapeo directo cnn tamaño de bloque de 8 palabras.
r
Bloque 63
l
CAFQTKOm Q p h c i ó n de la memoria
Mapeo de conjunto ~ociativo Se mencionb antes que la desventaja del mapeo d k t o es que dos palabras con el mismo índice en sus d i i i o n e s , pero con &ferente5 valores de identificación, no pueden residir al mismo tiempo en la memoria caché. Un tercer tipo de organizacibn de caché, llamado mapeo de conjunto asociativo, es una mejora sobre la organizacidn de mapeo dwcto, en la que cada palabra de cachd puede almacenar dos o más palabras de memoria bajo la misma direccidn de identificadn. Cada palabra de datos se a k e n a junto aon su idenMcaci6n y se dice que el n h e m de conjuntos identificacidn-datos,en una palabra de ea*, fonna un conjunto.Un ejemplo de organizaci6n de cach4 de conjunto asociativo para un tamafio de conjunto de dos ce muestra en la figura 12-15. Cada dirección de índice hace referencia a dos pababras de datos y sus identificaciones asociadas. Cada etiqueta requiere seis bib y cada palabra de datas tiene 12 bits, por lo que la longitud de la palabra es 2 (6 + 12) = 36 bits. Una direcci6n de hdice de nueve bits puede alojar 512 palabras. Por lo tanto, el tamaño de la memoria cachb es 512 X 36. Puede alojar 1024 palabras de memoria principal porque cada palabra de caché contiene dos palabras de datos. En general, un cach6 de conjunta asociativo de tamafio k alojara k palabras de la memoria principal en cada palabra de caché. Los números oetales que se iistan en la figura 12-15 hacen referencia a los que contiene la memoria principal que se ilustra en la figura 12-13(a). Las patbras almacenadas en las direcciones 01000 y 02000 de la memoria principal se almacenan en Ia memoria cachb en la direccidn de índice MX). De igual manera, las palabras en las direcciones 02777 y 00777 se almacenan en cachd en la direcci6n de indice 777. Cuando la. CPU genera una solicitud de memoria, el valor de índice de la diceccibn se usa para accesar la cach4.
Figura 12-15 Caché de mapeo de mnjunto asociativo de dos direcciones.
12-5 Memoria ea&
503
Después, se compara Acampo de idmtificacidn de la dirección de la CPU con ambas identificaciones en la caché para deknninar si ocurre una coincidencia. La comparaci6n lógica se hace mediante una búsqueda asociativa de las etiquetas en el conjunto, similar a una búsqueda de memoria asociativa: de ahí el nombre de conjunto asocbtivo. La raz6n de acierto mejorar6 conforme aumenta el tamailo de conjunto porque pueden residir en el ea&& más palabras con el mismo hdice pero con etiquetas diferentes. Sin embargo, un aumento en el tamafio del conjunto aumenta la cantidad de bits en las palabras de caché y requiere una 16gica de comparaci6n mas compleja. Cuando ocum una falla en una c a e de conjunto asociativo y el conjunto está completo, es necesario sustituir uno de los conjuntos identificacióndatos con un nuevo valor. lios algoritmos de sustitución que se usan con mayor frecuencia son: sustituci6n aleatoria, primero en entrar, primero en salir (IWO) y el uso reciente mínimo (lmt recmfly used, LRU). Con la política de sustitucihn aleatoria, el control elige un conjunto identifieacibndato para sustituirlo al azar. El procedimiento FXFO &cima para sustituci6n el conjunto que ha estado más tiempo en el conjunto. El algoritmo LRU selecciona para sustituci6n el conjunto que la CPU usó hace más tiempo. Tanto FZH)como LRU pueden implantarse al sumar unos cuantos bits extra m cada palabra de caché.
Escritura en la caché Un aspecto importante de la organizacibn de caché se relaciona con las solidtudes de escritura a memoria. Cuando h CPU encuentra una palabra
escritura iinnrltdnea
e w ' t u r a al retomo
durante una operacih de lectura, la memoria principal no participa en la transferencia. Sin embargo, si la operaci6n es de escritura, hay dos maneras en las que puede prweder d sistema. El procedimiento más sencillo y de uso más común es actualizar la memoria principal con cada operacidn de exrihrra en memoria, y la memoria cacM = achialia en paralelo si contiene le palabra en la direceidn q e c i f ~ a d aEsto . se denomina eI rmdtodo de esmmtsrra simulfántn. Este m& todo tiene la ventaja( de que la memoria principal siempre contiene los mismos datos que el cachk. Esta característica es imporbnte en sistemas con msfereneias de a c m directo a memoria. Asegura que los datos que reciben en la memo* principal son vAlidas en todas las ocasiones en que un dispositivo de E/S que se comunica,con D A d a los datos actualiados de manera mds reciente. El segundo procedimiento se ]denominamdtdo de m ' f u r n al retorno. En =te método s610 se actualiza la operaci6n de cachg mediante una operaci6n de mcritura. La localidad ae marca después mediante una bandera para quef más tarde, cuando la palabra se quite de cach4 se copie a la memoria principal. L i razón de este d h d o de escritu~aal retorno es que durante d tiempo que m palabra reside en el cachd, puede actuslizarse varias veces, Sin embargo, mientras la palabra W e z c a en el m&, no importa que
504
c
A
p
n
r
*
r
.
w
de~la memoria ~
la copia en la memoria principal-no esté actualizada,,porque las solicitudes de esa palabfa se atienden desde mcRA $610 -&ando se quita la palabra de ea&& se necesita volver a d b i r una copia correcta en la memoria principal. Los multad& maliticw indican que h cantidad de escrituras en memoria en un programa típico varian de 10 a 30 por ciento de las referencias totales a- memoria.
Inicializacih del ca&&
bit vdfido
Otro aspecto por considerar de la organizaci6n de cacM es el problema de la inicializacibn. La memoria cach&se inicializa cuando se enciende la computadora 'o cuando se carga la memoria psincipal con un conjmb de instrucRQne8 cornphto de la memoria a u x i l i i hspuds de la inicializaribn sie considera que la cachk estA vacía, pero de hecho contiene algunos datos no válidos. Se acostumbra incluir con cada palabra en el cach4 un'bit válido para indicar si la pa1;mbra rontiene datos vAlidos o no. Se inicializa tache al borrar todos los b* v8lidos a O. El bit valido de una palabra de cach6 paficular se activa en 1 la primera vez que se carga esta palabra de la mermorisl pritlcipal y permanece alrtivado, a menos que la cachg tenga que inicializarse de nuevo. La htroducci6n del bit válido significa que una palabra en cach4 no se sustituye con otra palabra, a menos que el bit vzilido se active en 1 y orrurra una no coincidencia de identif~caciones.Si el bit vAlido liega a ser 0, la nueva palabra sustituye m forma automática los datos no viilidos. Por lo tanto, la condich de uiicializadbn tierie el defecto de forzar las fallas de1 eachk hasta que se llene con datae vAlPdas.
1
Memoria virtual
En un sistema de jerarqula de memoria, los programas y datos se almacenan prhem en la memoria auxiliar. Despuh, se traen a la memoria principal partes de un pragtma a de datos, conforme los necesita la CPU. IA memoria virtual es un concepto que se usa en algunos sistemas de computadoras grandes y que permite al usuario construir programas como si estuviera disponible un gran espacio de memoria, igual a la totalidad de la memoria auxiliar. Cada direccidn a la que hace referencia la CPU recorre un mapeo de direcízibn de la supuesta direccibn virtual a una d i i c i ó n física en la memoria principal. Se usa la memoria v.irtual para dar a los programadores la ilusión de que tienen a su disposicibn una memoria muy grande, aunque la computadora h g a en realidad una memoria relativamente pequeña. Un sistema de memoria virtual proporciona un mecanismo para trasladar direcciones generadas por programas a localidades correctas en la memoria principal. B t o a hace en forma dinámica, mientras la CPU ejecuta programas. La circuitería maneja en f o h a automAkica la hducci6n o el mapeo mediante una tabla de mapeo.
espado de diwccibn
espacio de memoria
Espacio de direccionamiento y espacio de memoria. A una direcci6n que usa un programador se la llamar&direccidn uirhurt y al conjunto de tales direcciones, espaczb virtual. A una diremi611 en la memoria principal se la llama localidad o direcndn pica. El conjunto de tales localidades se llama espacio de memoria. Por lo tanto, e1 espacio de direccionamiento es el conjunto de direcciones generado por los programas, conforme hacen referencia a instrucciones y datos; el espacio de memoria consiste en las localidades reales de Ia memoria principal que se pueden accesar directamente para procesamiento. En la mayoría de las computadoras los espacios de direccionamiento y de memoria son idénticas. Se permite que el espacio de direccionamiento sea mayor que el espacio de memoria en computadoras de memoria virtual. Como ejemplo; consideremos una computadora con una capacidad de memoria principal de 32 K palabras (K = 1024). Se necesitan quince bits para especificar una direccibn fidca en la memoria porque 32K = 215.Supongamos que la computadora tiene memoria auxiliar disponible para almacenar 220= 1024K palabras. Por lo tanto, la memoria auxiliar tiene capacidad para almacenar informacibn equivalente a la capacidad de 32 memorias principales. Al representar el espacio de direccionamiento por N y el espacio de memoria por M, tenernos para este ejemplo N = 1024K y M = 32K. En un sistema de computadora de multiprogramaci6nI se transfieren las programas y datos a y de la memoria auxiliar y de la memoria principal con base en las demandas que impone la CPU. Supongamos que el programa 1 se ejecuta en ese momento en Ia Cm. El programa 1 y una parte de sus datos asociados se mueven de la memoria auxiliar a la memoria principal como se muestra en la figura 12-16. Las partes de programas y datos no necesitan estar en localidades contiguas en la memoria, porque la informaci6n se mueve hacia adentro y hacia afuera y pueden quedar espacios vacíos en partes no adyacentes en la memoria. En un sistema de memoria virtual, se les dice a los programadores que tienen a su disposición todo el espacio de direccionamiento. AdernBs, el campo de direccibn del código de instrucción tiene una cantidad suficiente de bits para especificar todas las direcciones virtuales. En nuestro ejemplo, el campo de direcci6n de un c6digo de inshccibn consistirA en 20 bits, pero las direcciones de mernoria físicas deben especificarse con s61o 15 bits. Por lo tanto, la CPU hará referencia a instrucciones y datos con direcciones de 20 bits, pero la informacibn en esta direccih debe tomarse de la memoria física, porque el acceso al almacenamiento auxiliar para palabras individuales sería prohibitivamente largo. (Recuerde que para transferencias eficientes, el almacenamiento auxiliar mueve todo un registro a la memoria principal.) Entonces se necesita una tabla como la que se muestra en ia figura 12-17, para mapear una dira~ci6nvirtual de 20 bits a una direcci6n física de 15 bits. E1 mapeo ec una ~ a c i b ndinámica, lo que significa que cada dirección se traduce inmediatamente, conforme la CPU hace referencia a una palabra. --
M6
cmíwm ~
C
~rga&a&n E de la memoria
&$agio de memoria
M = 32k = 2's EsmdedlFecdbn
M = 1024K=200
Figura 12-16 Re!acih entre espacios de direccih y de memoria en un sistPma de memoda vimial.
La tabla de mapeo puede ahacenarae en una memoria varada, como la figura 12-17 o en la memoria prirreipal. En el primer caso, se necesita una unidad de memoria adicional y un tiempo de acceso a memoria extra. En el segundo caso, la bbla toma espacio de la memoria principai y se n-itan dos accesos a memoria con el programa corriendo a media velocidad. Una tercera alternativa es utilizar una memoria asociativa a m o se explicó antes. se muestra en
Figura 12-17 Tabla de.mernoria para mapear una direccibn virtual.
Tabla de
Memoria principal
Mapeo de direcciin usando paginas ta hplantaciha (detabla del mapeo de direcciones se simplifica si la información en d espacio de direcci6n y en el espacio de memoria se divide cada una en grupos de tamaiio fijo. La memoria %ira se separa en grupos de p&inas v bbaues
madm de pd&a
igual tamafio llamados bloquesr que puedes variar de 64 a 4096 palabras cada uno. E1 término págim se refiere a grupos de espacias de dwcei6n del mismo tarnafio. Por ejemplo, si una pagina o bloque consta de 1K paiabras, entonces, usando el ejemplo anterior, el espacio de divisi611se divide en 1024 pA@as y la memoria principal en 32 bloques. Aunque una pagina y un bloque se dividen en grupos de 1K palabras, una p w a hace referencia a la organización de espacio de dicercionarmiento, mientras que un bloque hace referencia a la organizacibn de espacio de memoria. h s programas tambih se consideran divididos en dos páginas. Se mueven partes del programa de la memoria auxiliar a la memoria principal en registros iguales al tamafio de una p6gina. En ocasiones se utiliza el tdmino "Cuadro de pbgina" para denotar un bloque. Consideremos una computadora con un espacio de d i c i b n de 8K y un espacio de memoria de 4K Si dividimos cada uno en grupos de 1K palabras, obtenemos ocho paginas y cuatro bloques, como se muestra en h figura 12-18. En cualquier momento dado, pueden residir en la memoria principal hasta cuatro páginas de espacio de diredonamiento en cualquiera de los cuatro bloques. E1 mapeo del espacio de d@cionarniento al espacio de memoria se facilita si cada direccidn virtual se considera representada mediante dos nilmeros: una diremi611 de nilimero de piigina y una línea dentro de la p8gina. En una computadora con 2 p palabras por piigina, los bits p se usan para especificar una direcci6n de lhea y los bits de orden superior restantes Figura 12-16 Separación de -patios de direccibny de memoria en grupos de 1K palabras.
508
DOCE organización de la memoria
de la direccidn -virtual especifican el número de pAginas. En el ejemplo de la f' a 1248,yna direccibn virtual tiene 13 bits. COMOcada pdgina consta de 1024-palabras,los bits de orden superior de una dimi611 virtual eepecXcarán una de las who p4ginas y 1- 10 bits de orden inferior proporcionarfin la, diremi611de línea dentro de la p-a. Mtese que la direecibn de h e a en.el espacio de direccionamiento y en el espacio de memoria es la misma; el único m a p que se n d t a es de u11 número de p6gina a un
y=
niimero de blque. La organizacibn de la tabla de mapeo de memoria en un sistema paginado se muestra e i la ~ figura 12-19,La tabla de páginas de memoria .comiste en ocho palabras, una para cada phgina. ta direccibn en la tabla de paginas r e p m t a el niunera de pggina g el contenido de la palabra proporciona el númem de bloque que almacena tal p@a en la memoria principal. La tabia muestra que las pdginas número 1, 2, S y 6 e s t h disponibles ahora en la mqoria principai.en los blogues 3, 0, 1, y 2, respectivamente. Un bit de presencia en cada b l i d a d indica si la pagina se ha transferido de la memoria a d i a r a la memoria principal. Un O en el bit de pmmcia indica que esta pagina no está dis~onibleen la memoria principal. La CPU hace referencia a una palabra en la memoria con una d-ih v w a l de 13 bits. Las tres bits de orden superior de la d h x i h n virtual especifican un número de pagina y tambi6n una direcci6n para la Figufa i2-19 Tabia de memoria en un sistema paginado.
, Bit de
Tabia de
pmrsFia
1L
-
pmpal
Bloque O
001 l
Blque I sique 2
Registro de d f d ó n de nwmoria principal
Bloque 3
I
MBR
Tabla de Hgina de memoria
N
126 Memoria virtual
509
tabla de pAgina de memoria. El contenido de la palabra en la tabla de página de memoria en la misma direcdbn de número de p@a se lee al registro intermedio (buffer) de la tabla de memoria. Si el bit de presencia es un 1, entonces el nitmero de bloque se transfiere a los 2 bits de orden superior del registro de direcci6n de la memoria principal. El niimero de h e a de la direccidn virtud se transfiere dentro de las bits de orden inferior del registro de direccidn de memoria. Una seííal de lectura a la niemoxia principal transfiere el contenido de la palabra al registro intermedio (buffer) de la memoria principal preparado para que lo use la CPU. Si el bit de presencia en la palabra leida de la tabla de pagina es O, esto significa que el contenido de la palabra a que hace referencia la dirección virtual no reside en la memoria principal, Entonces se genera una solicitud al sistema operativo para recuperar la pagina querida de la memoria awiliar y colocarla en la memoria principal antes de reanudar fa computacihn.
Tabla de página de memoria asociativa Una tabla de pagina de memoria de acceso
aieatorio no es eficiente en rehcibn al uso de almacenamiento. En el ejemplo de la figura 12-19, observamos que se necesitan ocho palabras de memoria, una para cada pdgina, pero al menos cuatro palabras siempre se marcarán vacias porque la memoria principal no puede alojar m8s de cuatro bloques. En general, un sistema con n páginas y m bloques requeriría una tabla de páginas de memoria de n localidades de las cuales hasta m bloques estarían marcadas con números de bloque y todas las d d s estarían vacías. Como un segundo ejemplo num&ico, consideremos un espacio de direccionamiento de 1024K palabras y un espacio de memoria de 32K paiabras. Si cada pA@ o blque contiene IK palabras, la cantidad de psginas es 1024 y la cantidad de bloques 32. La capacidad de la tabla de páginas de memoria debe ser de 1024 palabras y d o 32 localidades pueden tener un bit de pmsencia igual a 1. En cualquier momento dado, al menas 992 posiciones estarán vacías y sin usar. Una manera más eficiente de organizar la tabla de peginas sería construirla m una cantidad de palabras igual a la cantidad de bloques en la memoria principal. De esta manera, se reduce el tamaiio de la memoria y cada posici6n se ut&a por completo. Este m b d o puede implantarse m e diante una memoria asociativa en donde cada palabra en la memoria contenga un número de página junto con su número de bloque correspondiente. Hi campo de p2igina en cada palabra se compara con el número de p d g h en la memoria virhial. Si &une una coincidencia, se lee la palabra de la memoria y se extrae su ndmero de bloque correspondiente. Volvamos a considerar el caso de ocho pAguias y cuatro bloques como en el ejemplo de la figura 12-19,Sustituimos la tabla de pagina de memoria de acceso aleatorio con una memoria asociativa de cuatro palabras como la que se muestra en la figura 12-20. Cada entrada en el conjunto de memoria aswiativa consiste en dos campos, b s primeros tres bits especifican un
510
Orgarheión de la memoria
PAgina No. 4
Figura 12-20 Una tabla de página de memoria &tiva.
campo para almacenar el número de páginas. Lm úitimos dcs bits mnstihiyen un campo para aimaeenar el,númera de bloque La dirección virtual se colma en ei registro de argumentos. h bits de número de en el registro de argumentos se compara con todos los números de páginas en el campo de página de la memoria a d t i v a . Si se encuenha el nthero de p-, se lee de la memoria la palab~ade S bits. El n h e m de blque correspondiente, que está m la misma palabra, se bamfiem al registro de dhxi6n de la memoria phcipai. Si no una coincidencia, se genera una solicitud al sistema operativo para traer la pAgina requerida de la memoria a d i a r .
p h ¿,+@@a
Sustitucibn de página Un sistema de memoria virtual es una combinación de técnicas de circuitería y de programaci6n. El sistema de programaci6n de administraci6n de memoria maneja &as las operaciones de programadh para el uso &ciente del espacio de memoria. Debe decidir: 1) c u a b páginas en la memoria principal deben quitarse para abrir espacio a una nueva pdgina, 2) cuándo E va a transferir una nueva pagina de la memoria auxiliar a la memoria principal y 3) d6nde se va a colocar la phgina en la memoria principal EI mecanismo de mapeo por circuiterfa y junto con la programaci6n de administración de memoria constituyen la arquitectura de una memoria virtual. Cuando un programa comienza su ejecución, se transfieren una o más páginas a la memoria principal y la tabla de p+ se activa para indicar su posicibn. El pprograma se ejecuta de la memoria principal hasta que intenta hacer referencia a una pA@ que todavia está en la memoria awriliar. Esta condición se llama &fa de pdgina. Cuando ocurre una falta de pAgina, se
SECCI~N12-7 Chuitería
de administración de la memoria
susp-
la ejecucibn del programa actual hasta que se trae la (página requerida a la memoria principal. Como la carga de una página de la memoria auxiliar a la memoria principal es básicamente una operación de E/S, el sistema operativo asigna esta tarea al procesador de E/S. Mientras tanto, se transfiere el control al siguiente programa en la memoria que espera que lo ha asigna& y la procese la CPW. Respub, cuando d bloque de memoria transferencia ha concluido, el programa principal reanuda su operación. Cuando ocurre una falta de página en un sistema de memoria virtual, significa que la página a la que hace referencia la CPU no está en la memoria principal. En seguida, se transfiere una nueva página de la memoria auxiliar a la memoria principal. Si la memoria principal está llena, sería necesario quitar una página de un bloque de memoria para abrir espacio para la nueva página. La política para elegir las páginas que se van a quitar la determina el algoritmo de sustitución que se usa. El propósito de una política de sustitución es intentar quitar la página que tiene menos probabilidades de que se haga referencia en el futuro inmediato. Dos de los algoritmos de sustitución de uso más común son el primero en entrar, primero en salir (FIFO) y el uso reciente mínimo (LRU). El algoritmo FIFO selecciona para su sustitución la página que ha estado más tiempo en la memoria. Cada vez que se carga una página en la memoria, se empuja dentro de la pila FIFO su número de identificación. FIFO estará completo cuando la memoria ya no tenga bloques vacíos. Cuando deba cargarse una nueva página, se quita la página que hace más tiempo que se cargó. Se determina con facilidad la página que se va a quitar porque su número de identificación está en la parte superior de la pila FIFO. La política de sustitución FIFO tiene la ventaja de ser fácil de implantar. Tiene la desventaja de que, bajo ciertas circunstancias, se quitan y cargan páginas de la memoria con demasiada frecuencia. . 1' :J I La política LRU es más difícil de implantar pero tiene mayor atractivo porque se considera que la página que se usó hace más tiempo es mejor candidato para su remoción que la página que se cargó hace menos tiempo como en la FIFO. El algoritmo LRU puede implantarse al asociar un contador con cada página que está en la memoria principal. Cuando se hace referencia a una página, se inicializa su contador asociado a cero. A intervalos fijos de tiempo, los contadores asociadas can todas las páginas que en ese momento están en la memoria se incrementan a 1. La página que se usó hace más ,tiempo es aquella con la cuenta más alta. Con frecuencia los contadores se denominan registros de edad, pQrque su cuenta indica su edad, esto es, hace cuanto tiempo se ha hecho referencia a las p%g&as asociadas.
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r: iJ ,A 4, 12-7 Circuitería de administración de la memoria n,
En u41 ambie~~te de multipr~gramaci6nen el que residen muchos programas en la memoria, se hace necesario mover daros y programas por la memoria, 1
5
WCE Orgmkcih
de fa memoria
para variar la cantidad de &a que utiliza cierto programa y para evitar que un programa mcdifique otros programas. La8 demandas de memoria de computadora que ha acarreado la multiprogramacibn han creado la necesidad de un sistema de administración de memoria. Un sistema de administración de memoria es un conjunto de procedimientos de circuitería y programaci6n para administrar los diferentes programas que residen en memo&, La programaci6n de administracibn de memoria es parte de un sistema operativo general disponibIe en muchas computadoras. Vamos a hablar aquí de la unidad de c i m M a asmiada con el sistema de administraci6n de memoria. Los componentes 'Msicosde una unidad de adminbtraci6n de memoria -111 - r, '.
1
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1
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I
1. Una opción para reubicacidn de almacenamiento dinámico que mapea las referencias a memoria lbgica dentro de direcciones de memoria ffsica. 2. Una provisión para que diferentes usuarios compartan programas comunes almacenados en la memoria. 3. ta prokcd6n de la infomaci6n en contra del acceso no autorizado entre. usuarios y evitar que los usuarios cambien las funciones del sistema operativo,
TA circuiterla de reubicación de almacenamiento dindmico es un praceso de mapeo simiIar al sistema de paghacih descrito en Ia secci6n 12-6. El tamaño de pBgina fijo que se usa en un sistema de memoria virtual produce ciertas dificultades en relaci6n con el tamaño de los programas y la estructura ldgica de dos. l% más conveniente dividir lm programas y datos en partes lógicas denominadas segmentos. Un segmento es un conjunto de instruccionsa relacionadas de manera lógica o elementos de datos asociados con un cierto nombre. h segmentos puede generarlos el programador o el sistema operativo. Aiguntw ejemplos de segmentos son una subrutina, un arreglo de datos, una tabla de shbolw o un programa de usuario. Compartir programas comunes es parte integral de un sistema de multiprogramauión. Por ejemplo, varios usuarios que desean compilar sus programas Fortran deba poder compartir una sola copia del compihdor, en lugar de que cada uno tenga una copia separada en la memoria. Otros .progxamas del sistema que residen en la memoria también los comparten todos los usuarim en un sistema de multiprogramaci6n sin tener que p m ducir copias mtiltiples. 1 E1 tercer aspecto en la muItiprogramaci6n es proteger la interaccibn no deseada de un programa con otro. Un ejemplo de interacción no deseada es la bpia no aubrk&a por un usuario del programa de otro usuario. Otro aspecto de la protecci6n se relaciona con evitar que el usuario ocasional 4ecllte W o n e s del sistema operativo y por lo tanto interrumpa la secuencia ordenada de las operaciones eninstalaci6n de computadoraa La
SECCION 12-7 Cimitería de a M ~ t r a c i 6 nde la memoria
513
privacidad de ciertos programas debe mantenerse alejada de cierto personal
no autorizado, para evitar abusos en las actividades confidenciales de una organización. La direccidn generada por un programa segmentado se llama dirección 16gica. Esto es similar a unri direccibn virtual, excepto que el espacio de la dirección lógica estd asociado con segmentos de longitud variable mas que con pAginas de longitud fija. La dirixcibn lbgica puede ser más grande que la direccibn de memoria física como en la memoria virtual, pero tambign puede ser' igual, y en ocasiones hasta más pequelia que la longitud de la direccibn de memoria física. Ademds de reposicíonar la infomiaci6n, cada segmento tiene una idormacibn de pmteccibn asociada a d.Los programas cómpartidos se colocan en un segmento único en cada espacio de direccibn 1Qgica de usuario para que pueda comparlirse una sola copia. La funcibn de la unidad de administracihn de memoria es mapear las direcciones 16gicas en direcciones físicas similares al concepto de mapeo de memoria virtual.
Mapeo de página segmentada Ya se menciond que la propiedad de espacio lógico es la que utiliza segmentos de longitud variables. Se permite que la longitud de cada segmento crezca y disminuya de acuerdo con las necesidades dei programa que se ejecuta. Una manera de especificar la longitud de un segmento es asociarla con una cantidad de páginas del mismo tamaño. Para ver c6mo se hace esto, consideremos la dirección l6gisa que se mustra en la figura 12-21. La dirección 16gica se divide en' tres campos. El campo de segmento especifica un número de segmento. El campo de pdgina especifica la página dentro del segmento y el c-o de palabra proporciona la palabra especifica dentro de la pd@na. Un campo dq p$@ de k bits puede especificar hasta 2K páginas. Puede asociarse un n6rnez-0 de xgmento con una sola página o hasta con 2k páginas. Por b tanto, 18 longitud de un segmento variarla de acuerdo con la cantidad de p i @ a ~ que se le asignan. El mapeo de la dimci6n I6gica dentro de una direccidn física se hace mediante dos tablas, cdmo se muestra en la figura 2-21[a). El n6mem de segmento de la dmcibn lógica ~ i f i c laa direccibn para la tabla de segmento. ta entrada en la tabla de &gmento>esuna dirección de apuntador para una base de tabla de pigina. La base de tabla de pagina se agrega al número de pagina proporcionado en la di-ibn 16gica. La suma produce una dirección de apuntador a una entrada en la tabla de página. EI valor que se encuentra en la tabla de phgina proporciona el nhnem, de -bloque en la memoria fisica, La concatenaci6n del campo de bloque con el campo de palabra produce la dirección física mapeada f i i . Las dos tablas de m a p b pueden almacenarse en 'dos memarias pequeñas separadas o en la memoria principal. En cualquier caso, una referencia a la memoria por parte de la CPU requerir4 tres accesos a memoria: uno de la tabla de segmento, uno de la tabla de paigina y el tercero de la memoria
314
WTllAP m w&ad6n de la memoria
DiFeCcibn física a) Mapeo de d ' i i b n 16gica a fkka
b) Buffer Figura 12-21 Mapeo en una unidad de admhiitración de memoria de página qmentada,
principal. Esto podrla hacer lento el sistema de manera muy significativa cuando se compara con un sistema convencional que &lo requiere una referencia a memoria. Para evitar esta insuficiencia en la velocidad, se utiliza una memoria rfipida as~ciativapara contener las entradas de tabla a las que
SECCI~N12-7 Circuiberla de a M t r a c i 6 n de la memoria
515
se ha hecho referencia en forma mAs miente. Este tipo de memoria se denomina en ocasiones bu& de p'edicckh de truslaeitln (traslation lookaside buffer, TLB). La primera vez que se hace referencia a cierto bloque, se uitrcduce su valor junto con el segmento y número de pdginas correspon-
dientes dentro de la memoria asociativa, como se muestra en la figura 12-21(b). Por lo tanto, primero se intenta el proceso de mapeo mediante búsqueda ascieiativa con el qmento y el número de páginas dados. Si tiene éxiko, el retraso de mapeo es d o el de la memoria asociativa. Si no ocurre coincidencia, el mapeo de la tabla más lenta de la figura 12-21(a) se utiliza y el multado transforma en la memoria asdativa para referencias hturas.
Ejemplo num6rico Un ejemplo numkrico puede aclarar la operación de la unidad de adminisQaci6n de memoria. Consideremos la direcci6n lbgica de 20 bits especificada en la figura 12-22(a). EI número de xgmento de 4 bib especifica uno de 16 segmentos posibles. El número de pggina de 8 bits pude especificar hasta 256 pAginas, y el campo de palabra de 8 bits implica un tarnaiio de página
de 256 palabras. Esta configuracibn permite que cada segmento tenga cualquier cantidad de p6ginas hasta 256. El segmento m á s pequefio posible tendrZi una o 256 palabras. El segmento mAs grande posible tendri5 256 paginas, para un total de 256 X 256 = 64K palabras. La memoria ffsica que se muestra en la figura 12-22@) consta de 220 palabras de 32 bits cada una. La direccibn de 20 bits se divide en dos &un 12-22 Un ejemplo de di-
lógicas y fiaica.
4
1
. Segamo a) Formato de
8
8 '
1
~~ióglca: 16 v
Pagina t
1
m de 256 p4ginaa
cada uno,cada páginatiene 2% paiabraa
física; 4 M bloques de 256 p a h h lada uno, cada palabra tiene 32 bits
b) Pormto de d-i
Palabra
1
camps: un número de bloque de 12 bits y un número de palabras de ocho bits. Por lo tanto, la memoria fiica se divide en 4096 bloques de 256 palabras cada uno. Una pfigina en una dirección 16gica tiene un bloque correspondiente en la nlemoria física. Nbtese que las direcciones lbgica y fisica tienen 20 bits, En ausencia de una unidad de administración de memoria, la direccibn de 20 bits de la CPU puede usarse para acceder a h memoria fisica
-
Hl~direct& Consideremos un programa cargado en la memoria que quiere cinco p i e a s . El sistema operativo puede asignar a este programa el segmento 6 y las piiginas O a la 4, como se muestra en la figura 12-23(a). El rango de direcci6n lbgica total para el programa es del hexad~imal6M300 a &MFR Cuando se carga el programa en la memoria física, se distribuye entre cinco blques en la memoria fisica en los cuales el sistema operativo encuentra espacios vaclos. La correspondencia ente cada bloque de memoria y el nCimero 16gico de paginas se irrtrduce después en una tabla como se muestra en la figura 12-23(b). La infomaci6n de esta tabla se introduce en el segmento y las tablas de pagina, como se muestra en la figura 12-24(a). '
3
p Asignad&
de di-
14-
b) Pagina de m
t o versus asignacibn de bloque de memorla
Figura 12-23 Ejemplo de asignacih de d i d 6 n de memoria física y I6gica.
Ahora consideremw la direcci6n 16gica específica proporcionada en la figura 12-24. La direccidn de 20 bits se lista como un ndmero hexadecimal de cinco digitos. Hace referencia al número de palabras 7E de la pdgina 2 en el segmento 6. La base del segmento 6 en la tabla de pAgina está en la dirección 35. El segmento 6 tiene asociadas cinco pAginas, como se muestra en la tabla de página en la dkcci6n 35 a la 39. Ia página 2 del segmento 6 estA en la dirección 35 4- 2 = 37. En la tabla de piigina se encuentra que el bloque de memoria física es 019. La palabra 7E en el bloque 19 proporciona la direcci6n física de 20 bits 0197E. N6tese que la pagina O del segmento 6 mapea dentro del bloque 12 y la pagina 1 mapea dentro del bloque O. La
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administración de la m - ~
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~ 16gia4(en h a tna d d )
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Bloque 12
-Palabra de 32 biis-
A
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b) Memorls m l a t i v a VLB)
Figura 12-24 Ejemplo de mpeo de memoria Mgia a &iFP [tdm las a ú m qtán ~ ~.m hexadecimd).
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memoria asociativa en la figura 12-24@) muestra que se ha hecho referencia antes a las páginas 2 y 4 del segmento 6 y por lo tanto sus n h e r o s de bloque correspondientes están almacenados en la memoria asociativa. De este ejemplo debe resultar evidente que el sistema de administración de memoria puede asignar cualquier cantidad de pdginas a cada segmento. Cada pagina 16gica puede mapearse dentro de cualquier bloque en la memoria fisica. 'las p8ginás pueden moverse a diferentes bloques en la memoria, dependiendo de los requisitos de espacio en la memoria. La única actualizacibn que se necesita es el cambio de número de bloque en la tabla de pigina. Los segmentos pueden crecer o encogerse en forma inde pendiente, sin afectarse uno al otro. Diferentes segmentos pueden usar el mismo bloque de memoria si se nececita compartir un programa con muchos usuarios. Por ejemplo, puede asignarse al bloque ndmero 12 en la memoria fisica una segunda d i i i 6 n 16gica FOOOO al FWFF. Esto especifica un n h e ro de segmento 15 y página 0,lo cual mapea el bloque 12, como se muestra en la figura 12-24(a).
Protecci6n de memoria Fuede asignarse proteccibn de memoria a la d i i c i 6 n física o a la dirección lbgica. La protecci6n de memoria a través de la direccibn fisica puede hacerse al asignar a cada bloque en la memoria varios bits de protección que indican el tipo de acceso que se permite a su bloque correspondiente. Cada vez que se mueve una pdgina de un bloque a otro sería necesario actualizar los bits de p W c i b n de bloque. Un lugar mucho mejor para aplicar protecci6n es en el espacio de direccibn lbgica en lugar del ecpacio de direcci6n fisica. Esto puede hacerse al incluir infomci6n de protecci6n dentro de la tabla de segmento o en el circuito del registro de segmento de administracibn de memoria. E1 contenido de cada entrada en la tabla de segmento o en un registro de segmento se llama un descriptor. Un descriptor típico contendría, además del campo de d k i 6 n base, uno o dos campos adicionales para protecci6r-t. Un formato tipico para un d d p t o r de segmenta se muestra en la figura 12-25. El campo de direccihn base proporciona la base de la direccibn de tabla de psigina en una organización de página segrnentada o la direccibn base de bloque en una organizacibn de registro de segmento. Esta es la d h x i 6 n que se usa en el mapeo de una direccibn lógica a fisica. La longitud del campo proporciona el tamaño del segmento al especificar la cantidad máxima de paginas asignadas al segmento. Se compara la longitud de campo Figura 12-25 Formato de un d ~ i i p b w de segmento típim.
contra el nitmem de paginas en la direccibn 16gica. Ocurre una violación de tamaiío si el número de páginas es mayor que el limite de longitud del segmento. Por lo tanto, un programa y sus datos no pueden accesar la memoria que e1 sistema operativo no les asigna. El campo de protecci6n es un descriptor de segmento que especifica los derechos de acceso disponibles al segmento particular. En una organización segmentada en páginas, cada entrada en la tabla de página puede tener su propio campo de pmteccibn para descrhir los derechos de acceso de cada psgina. La informaci6n de protecci6n se establece dentro del descriptor mediante el programa de control maestro del sistema operativo. Algunos de los derechos de acceso de interés que se utilizan para proteger los programas que residen en la memoria son:
l. Privilegios de lectura y ~ r i t u r acompletos. 2. S610 lectura (protecci6n de escritura). 3. S610 ejecucibn (pmteccibn de programa). Q. S610 de sistema (proteccidn de sistema operativo). Se proporcionan a un programa privilegios de lectura y escritura completos cuando estd ejecutando sus propias instrucciones. La proteccibn de escritura es útil para compartir programas de sistema como programas de utilería y otras rutinas de biblioteca. Estos programas de sistema se a h c e nan en un ares de memoria en donde pueden compartir los muchos usuarios. Todos los programas pueden leerlos, pero no se permite escribir en ellos. Esto las protege de que los cambien por otros programas. La condición de &lo ejecuci6n evita que los programas se copien. Llmita la referencia a un -mento &lo durante la fase de biisqueda de instruccihn pero no durante la faae de ejecuci6n. Por lo tanto, permite al usuario ejecutar las instrucciones del segmento de programa, pero evita que se lean las instrucciones como datos para copiar su contenido. Algunas partes del sistema operativo residirdn en la memoria en cierto momento. Estos programas de sistema deben protegerse haciéndolos inaccesibles a usuarios no autorizados. La condición de proteccibn del sistema operativo se coloca en los déscriptores de todos los programas de sistemas operativos para evitar que el usuario ocasional accese los segmentos del sistema operativo.
12-1. a. cuántos C.I. de M M 128 X 8 se necesitan para proporcionar una capacidad de memoria de 2098 b y b ? b. ¿CuántasUneas del dde dkccione deben utilizarse para accesar 2048 bytes de rnqmorial ~Cu6ntasde estas iíneas serAn comunes a todos los CS.?
520
w c Organizaci6n ~ de
2
la memoria
c, ¿CuántasIiiraeas ¿e& de codificarse para la celecei6n de intepdo? Especifiqueel bmailo de los dedifiadores. Una computadora utiliza C.I. de RAM con capacidad de 1024 X 1. a. ¿Cuántos C.I. se necesitan y c6mo deben conectarse sus llneas de dldonamiento para proporcionar una capacidad de memoria de 1024
by&? b. ¿Cuántos CJ.se necesitan para proporcionar una capacidad de memo12-3.
2
U-5.
12-6.
12-7.
ria de 16K bytes? Explique en palabras c6mo se van a conectar al canal de direcciones. Un C.I. de ROM de 1024 X 8 bib tiene cuatro enhadas de seleccibn y opera can una alimentacfbn de corriente de 5 voIts. ¿Cuántas terminales se n-itan para el encapsulado C.L? Dibuje un diagrama de bloque y titule todas las terminales de entrada y salida en el ROM. Extienda el sistema de memoria de la figura 12-4 a 40% bytes de RAM y 4096 bytes de ROM.Liste el mapa de direcci6n de memoria e indique qub tamaiio de decodiíicador se necesita. Una computadora emplea C.I. de ñAM de 256 x 8 y C.I. de ROM de 1024 x 8. El sistema de computadora necesita 2K bytes de RAM, 4K bytes de ROM y cuatro unidades de interface, cada una con cuatro registros. Se utiliza una configuraci6n de E/S mapeada en memoria. i m dos bits de orden superior del canal de direcciones se asignan M) para RAM, 01 para ROM y 10 para registros de interface. a. ~CudntosC.I. EMM y RQM se necesitan? b. Dibuje un mapa de direcciones de memoria para el sistema. C. Roprcione el rango de di&& en b d - l para RAM, ROM e interface. Una computadora de 8 bits tiene un canal de direcciones de 16 bits. Se usan las primeras 15 llneas de la direccibripara seleccionar un banco de 32K bytes de memoria. El bit de arden superior de la d i 6 6 1 1 se usa para seleccionar un registro que recibe el contenido del m a l de datos. Explique c6mo puede usarse esta configuracibn para extender la capacidad de memoria del sistema a 8 bancos de 32K bytes cada uno, para un total de 256K byte de memoria. Un sistema de disco magnetico tiene los siguientes parAmetros:
T,
= tiempo promdio para posicionar la c a b rnagnetica sobre una
pista.
12-8.
R = velocidad de rofaQ6nde disca en revoluciones por -do. N, = cantidad de bits por pista. N, = cantidad de bits por sector. Calcule e1 tiempo promedio T,que se necesitara para leer un sector. ¿Cual es la velcicidad de transferencia de una cinta rnagnetica dc 8 pistas cuya velocidad es 120 pulgadas por segundo y cuya densidad es 1600 Mts por
pulgada? 12-9. Obknga la funci6n complcmcnto para la lógica de coincidencia de una palabra en una memoria asociativa. En otras palabras, muatre que Mi' es la
suma de funciones O R exclusivas. Dibuje el diagrama 16gico para M', y m i n e l a con un inversor para obtener.MP 12-10. Obtenga la funci6n boaleana para la lwca de coiricidencia de una palabra en una memoria asociativa que toma en wnsideraeibn un bit de identificaci6n que indica si la palabra está activa o no. 12-11. ~ Q u dlgica adicional se requiere wcproporcionar un resultado de no coincidencia para una paiabra en una asociativa, cuando todos los bits de &ve son O? 12-12. a. Dibuje el diagrama l6gic0 de aodas las d a s de uria paiabra en una memoria asociativa. inciuya la l6gica de lectura y escritura de la figura 12-8y la 16giq de coincidencia de la figura 129. b.. Dibuje el diagrama 16gieo de todas las celdas a lo largo de una columna -cal (columna J') en una memoria asociativa. Incluya una h e a de salida corndti a todos los bits en la misma columna. e. A partir de las diagramas en a y b demuestre que, si la salida Mi está conectada a la línea de lectura de la misma palabra, después la paIabra que coincide se leera, siempre y cuando d i o una paIabra coincida w n el argumento de enmascaramienta.
12-13. b i con palabras y mediante un diagrama de bloque e6mo pueden leme mililtiples paiabras que coinciden fuera de la memoria de una memoria asociativa.
Derive la 16gica de una celda y de una palabra completa para una memoria asociativa que tiene un indicador de salida cuando el argumento sin enmascarar es mayor que (pero no igual a) la palabra en la memoria d a t i v a . 12-18 Una memoria caehk asociativa de dos sentidos utiliza bloques de cuatro palabras. ia caeM puede acomodar un total de 2048 palabras de la memoria principal. El tamaño de la memoria principI as de 128K X 32. a, Formule toda la informaci6n pertinente necesaria para construir la memoria caché. b. ¿Dequ8 tamafio es la memoria caché? 12-16. El tiempo de acreso a una memoria caché es de 100 ns y el de la memoria principl es de 1000 m. Se estima que el de las solicitudes de memoria son para lectura y el 20%restante es para escritura. La raz6nde acierto para accesos de lectura ea de sólo 0.9. Se utiliza un procedimiento de escritura simultánea. a. ¿Cuál es el tiempo de acceso promedio del sistema comiderando d o ciclos de lectura de memoria? b. ¿Cuál ese1 tiempode a e m promedio del sistema para bs solicituda de lectura y d t u r a ? c, ¿Cuál es la raz6n de acierto considerando los ciclos de escritura? 12-14,
m
12-17. Una m ~ o r i aca& de conjunto a d t i v o de cuatro sentidos tiene cuaba palabras en cada conjunto. Un p d i m i e n t o de sustitución basado en el algoritmo de uso recientemúiimo se hplantb mediante contadores-de 2bits amciadas con cada palabra en el conjunto. Por lo tanto, se graba unvalor en el rango O a 3 para -da palabra. Cuando mun a&&, el contador
522
m
Organización de la memoria asociado con la palabra a la que se hizo referencia se activa en O. Aquellos contadorescon valores,originaimentemenores que aquel al que se ha hecho referenaa se incrementan en 1 y aodQs los demás permanecen sin cambio.Si ocurre una falla, la palabra coq un valor de contador 3 se quita, se pone la nueva palabra en su lugar y su contador se estable en O. Los otros tres contadoresse incrementan en 1. Demuestre que este procedimiento funciona para la siguiente secuencia de referenciasde palabra: A, B, C, D,B, E, DIA, C, E,C, E (cumience con A, 0, C, D,romo las cuatro palabras iniciales, y que la palabra A sea la de menor uso reciente).
12-18.
Una computadora digital tiene rura unidad de memoria de 6 4 . X 16 y una memoria caché de lK palabrac. La caché usa el rnapeo directo con un tamaño Be bloque de cuatro palabras. a. ~CuBntocbits hay en los campcs de identibcibn, Indice, bloque y palabra del formato de direccih? b. ~Cuaintosbits hay en cada palabra del cach6 y c6mo se dividen en funciones? Incluya un bit vdlido. c. ¿Cuántos bloques puede alojar el cachb?
12-19.
Un espacio de didonamiento se especifica mediante 24 bits y el espacio de memoria correspondiente lo especifican 16 bits. a. ~Cu&ntzts palabras hay en el espacio de didonamiento? b. ¿Cubntas palabras hay en el espacio de memoria? c. Si una página consta de 2K palabras, ¿cu&ntaspiginas y bloques hay en , el sistema?
12-20.
Una memoria virtual tiene un tamafia de página de 1K palabras. Hay 8 páginas y 4 bloques. 1a tabla de página de la memoria asociativa contiene las siguientesentradas: ~ag~ia
BIO~U~
Elabore una lista de todas las direcciones virtuales ( en decimal) que produc i i n una Hrdida de p&im si las usa la CMI.
12-a3, Un sistema de memoria virtual ticnene un espacio de dirnridn de 8K palabras, un espacio dc mmnaria dc 4K palabras y tamaños de p6gina y bloque de 1K palabras (vbsc la figura 12-18).Qcurxen 10s siguientes cambiosde referencia de página durante cierto intervalo de t i e m p ~(&lo w listan los cambios de pAgina; si se hace referencia de nuevo a la misma página, no se lista dos veces).
Referencias
523
Determine las cuatro paginas que residen en la memoria principal después de cada cambio de referencia de pagina si el algoribno de sustitución utilizado es: a) FEO; b) 3)U. 12-22. Detemhe la dos direcciones lógicas a partir de la figura 12-24(a) que accesadn la memoria Ksica en la direccibn hexadecimal Ol2AF. 12-23. El espacio de direeei61116gicaen un sistema de computadora consta de 128 segmentos.Cada segmento puede tener hasta 32 phginas de 4K palabras en cada uno. ia memoria física consta de 4K bloques de 4K palabras en cada uno. Formule los formatos de direcci6n iógica y física. 12-24. Proporcione el ndmem biiario de la direcci6n Mgica formulada en el problema 12-23 para el segmento 36 y el número de palabra 2000 en la
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EN ESTE C-O 13-1 13-2
13-3 134 13-5
.
Czra&rlsticas de mdtipmmadores Estructuras de interconexi6n Arbitraje entre procesadores Comunicaci6n y sincronizacibn entre procesadores Coherencia de cach4
13-1 Caracteristicas de multiprocesadores Un sistema multiprocesador es una interconexibn de dos o mas CPU con equipo de memoria y entrada-salida. El &nino "pmesador", en multipm cesador, puede significar una unidad de p&ento central (CPU)o un procesador de entrada-salida (IOP). Sin embargo, un sistema con una sola CPU y uno o m8s IOP por 10 general no se incluye en la definición de un sistema multiprocesador, a menos que los IOP tengan opciones computacianales comparables a una CPU. Como se define con mayor frecuencia, un multiprocesador implica la existencia de mfiltiples CPU, aunque por lo general también habrh uno o m& IOP. Como se mencion6 en la secci6n 9-1,los mulliprocesadores se clasifican como sistemas de flujo de instruccie nes múltiple, flujo de datos múltiple (mulliple ittsfruction s h m , multiple data stream, M M D ) . Existen varias semejanzas entre sistemas multiprocesadores y multicomputadoras, porque ambos soportan operaciones concurrentes. Sin embargo, existen una importante diferencia entre un sistema con computadoras múltiples y un sistema con procesadores múltiples. Las computadoras se inierconectan unas con otras mediante líneas de comunicaci6n para formar una red de computadoras. La red consiste en varias computadoras autónt~ mas que pueden comunicarse o no una con otras. Un sistema multipmesador lo controla un sistema operativo que proporciona interacción entre los sistema
I
micmprocesador
nsi 1
procesadores y t d o s lbs componentes del sistema cooperan en la soluci6n de un próblema. Aunqiie algunas computadaras de gran tamafio incluyen dos o d s CPU en su sistema p e r a l , e1 surgimiento del microprocesador es lo que ha pducido la mayar mtivac8n para las sistemas multiprocesadores. EI hecho de que los microprocesadores m p a n muy poco espacio físico y son muy baratos acarrea la posibilidad de interconectar una gran cantidad de microp~~~esadores dentro de un sistema. La tecnologia de circuitos integrados a muy gran escala (VISI) ha reducida d costo de los componentes de computadora a un nivel tan bajo que el concepto de aplicar procesadores múltiples para cubrir necesidades de desempeño del sistema se ha convertido en una atractiva posibilidad de diseño. El m u l t i p ~ a m ' i e n t omejora la confiabilidad de1 sistema, por b que una falla o error en una parte tiene un efecto Imitado en el resto del sistema. Si una falla hace que un procesador deje de funcionar, puede asignarse un segundo procesados para ejecutar las funciones del procesador inhabilitado. El sistema completo puede continuar su funcionamiento de manera correcta, bl vez ron cierta perdida de eficiencia. El beneficio que se deriva de una o~gankcibnde multiprocesadores es un desempefio mejorado de sistema. El sistema deriva. su alta desempeño del hedio de que los cálculos pueden avanzar en parale10 en una de dos maneras.
4b
m
L Puede hacerse que múltiples trabajos independientes operen en paralelo. 2. Un solo trabajo puede dividirse en tareas paralelas múltiples.
Una funcidn general puede dividirse en varias tareas que cada p m e sador puede man$ar en forma individual. Fueden asignarse tareas del s i s e ma a procesadores de prop6sito especd cuyo diiílo estái optimizado para ej-tar ciertos tipos de procesamiento en forma eficiente. Un ejemplo es un sistema de computadom en el cuaI un prmesador ejecuta los cálculos para el control .de un prwe 3 industrial, mientras otro monitorea y controla 10s d$erentes parámetros, como la temperatura y la velocidad de flujo. Otro ejemplo es una mrnputadora en la cual un p m d o r ejecuta dlculos matemhticos de punto flotante a alta velwidad y otm cuida tareas rutinarias de pmesamiento de datos. EI multiprocesamiento puede mejorar el desempefio al descomponer qn programa en tareas paralelas ejecutables. Esto puede lograrse en una de dos maneras. Ei usuario puede ,declarar en fonna explicita que ciertas tareas del programa se ejecuten en paralelo. Esto debe hacerse antes de cargar el programa, al especificar los segmentos paralel- ejmtableg. La mayoría de los fabricantes de multiprocesadores proporcionan un sistema operativo con comandos de iengvaje de programación convmien~para especificar el procesamiento paralelo. La otra manera, mas eficiente, es proporcionar un compilador con programa para multipmsador que pueda detectar en
forma automdtica el paralelismo en un programa de usuario. El compilador comprueba la dependencia de data$ en un programa. Si un progxama depende de datos generados en otra parte, la parte que emite los datos que se necesitan debe ejecutarse primero. Sin embargo, dos partes de un programa que no u t i l i n datos generados uno por el otro, pueden correr en forma concurrente. El compilador de paralelizaa6n comprueba todo el programa para detectar cualesquiera dependencias de datos posibles. Despuds, los que no tienen dependencia de datos ae consideran para la pmgramacibn concurrente en varios procesadures. Las multip~ocesadoresse clasifican por la manera en que se organiza trrultipocesador de su memoria. Un sistema rnultiprocesador con memoria compartida común nwmot.Ia ~ompadida se clasifica como' multiproce~dorde mmnria compartida. Esto no evita que cada procesador tenga su propia memoria local. De hecho, la mayoría de los procesadores de memoria compartida proporcionan una memoria cachk con cada CPU. Adernss, hay una memoria común global que pueden accesar todas las CPU.Por lo tanto, la informacihn puede compartirse entre las CPU al colocarla en la memoria global común. Otro modelo de microprocesador a el sistema de memoria distribuida. memoria distribuida Cada elemento del procesador en un sistema de memoria distribuida tiene su propia memoria local privada. Los procesadores se enlazan mediante un esquema de conmutaci6n diseñado para dirigir idformación de un procesadm a otro, a travks de un esquema de paso de mensajes. tos procesadores proporcionan programas y datos a atros procesadores en paquete. Un paquete consta de una d-ireccidn, el contenido de datos y algtin c6digo de deWi6n de error. tos paquetes se pmpdrcionan a un procesador especifico o toman el primer procesador disponible del sistema de comunicacibn usado. h sistemas de memoria distribuida son más eficientes cuando la interaccih entre las tareas es minima, mientras que los sistemas acoplados con precisidn pueden tsIerar un mayor grado de interaccibn entre tareas.
13-2 Estructuras de interconexión Las componentec que forman un sistema multiprocesztdor son las CPU, los IOP conectados a dispositivos de entrada-salida y una unidad de memoria que puede dividirse en varios m6dulos separados. La interconexión entre los componentes puede tener diferentes configuraciones físicas, dependiendo de la cantidad de trayectorias de transferencia disponibles entre los procesad* res y la memoria, en un sistema de memoria compartida o entre los elementos de prowsamiento, en un sistema de memoda 'distribuida. Existen varias formas físicas disponibles para establecer una red de interconexi6n. Algunos de estos esquemas se presentan en esta sección:
1. Canal común de tiempo compartido. 2. Memoria de'multipuertos.
3. Conmutador de barra de cruz. 4 Red de conmutación de etapas maltiples. 5. Sistema de hipembo.
Canal comlin de tiempo compartido Un sistema multipromsador de canal c o m h consta de varios procesadores conectados mediante una trayectoria mmdn a una unidad de memorias. Un canal mmdn de tiempo compartido para cinco procesadores se muestra en la figura 13-1. En cualquier momenta dado s610 un procesador puede comunicarse con la memoria o ron otro procesador. Las operaciones de tfansferencia las controla el procesadpr que controia el canal en ese momento. Cualquier otro procesador que deea iniciar una transferencia debe detenninar primero el estado de disponibilidad del canal y, sólo despuk de que el canal quda disponible, puede el procesador d k c i o n a r la unidad destino , para iniciar la transferencia. Se emite un comando para informar a la unidad destino cuál operaci6n se va a ejecutar, La unidad que recibe reconsu direccibn en el canal y responde a las señales de control de la unidad que las envía, despues de lo mal ke inicia la transferencia. El sistema puede mostrar conflictos de transferencia, dado que todo los procesadores comparten un canal común. Estos conflictos d b resolverse al incorporar un controlador de canal que ectabl-a prioridades entre las umidades solicitantes. Un sistema de canal común único está limitado a una transferencia a la vez. Esto significa que cuando otro procesad~rse está comunicando con la memoria, todos los otros procesadores están ocupados con operaciones internas o deben estar inactivos en espera del canal. Como consecuencia, la velcicidad de transferencia total dentro del sistema está limitada a la velocidad de la trayectoria única. Con frecuencia, los procesadores en el sistema pueden mantenerse ocupados por medio de la implantaci6n de dos o más Figura 13-1 Organización de cana1 común de tiempo compartido.
Unidad de memoria
#U
1
CPU 2
CPU 3
IOP 1
IOP 2
Canal I d
Canallocal
Figura 13-2 Esiructura de cana1 de sistema para multiprocesadore,
canales independientes, para permitir transferencias de cana1 simultheas y múitiples. Sin embargo, mtcd incrementa el costo y la complejidad del sistema. Una irnplantacibn mAs econ6mica de una estructura de doble canal se muestra en la figura 13-2 Aquí tenemos varios canales locales, cada uno conectado a su propia memoria local y a uno o mbs procesadores. Cada canal local puede estar conectado a una CPU, un IOF o una combiici6n de prrrcesadoies. Un controlador de canal de sistema entaza cada canal loca¡ a un canal de sistema común. Los dispositivos de E/S conectados al IOP locai, a1 igual que a Ia memoria local, están disponibles para el procesador local. La memoria conectada al canal de sistema común la comparten todos los procesadores. Si un IOP está conectado en forma directa al canal de sistema, los dispositivos de E/S conecbdos a 8, pued'en quedar disponhl~para todos los procesadores. Sólo un procesadgr puede comunicarse con la mememoria c # m p ~ d i d # moria compartida y otros recursos comunes a través del canal de sistema, en cualquier momento dado. Los otros procesadores se mantienen ucupados comunicándose con su memoria lmal y sus dispositivos de E/S. Parte de la memoria local puede diseñarse como una memoria caché conectada a h CPU (vkase la secci6n 12-6). De esta manera, puede hacerse que el tiempo de acceso promedio de la memoria local se aproxime al tiempo de ciclo de la CFU a la que está conectada.
,
Memoria multipuerto Un sistema de memoria multipuerto em&a canales separados entre cada mddulo de memoria y cada CPU. Esto se muestra en la figura 133 para cuatro CPU y cuatro móduIas de memoria. Cada canal de procesador e s a yiqcb$o a rada mbdyio de,memoria. Un canal! de pmcesador consta de la dhwbn,, l q datos y las b s control requeridas para comunicarse con 1s memoria. Se dice-,que el rnbdúlo de memoria *e cuatro puertos y cada puerto uriw de bs cawleri. Ei m6dulo debe tener 16gica de control interna para determinar cual puerto tendrá acceso a memoria en cierto momento. Los confkbs. de acceso a memoria se resuelven al asignar prioridades fijas ,a cada p u b de memoria. La prioridad para acceso a memoria
+
asociada con cada procesador puede establecerla la posicibn física del puerto que ocupa su -1 en cada módulo. Por lo tanto, la CPU 1 tendrii prioridad so* la CPU 2, la O U ' 2 &&A prioridad sobre h a U 3 y la CPU 4 tendrá Ia @ a d meno, Figura 13-3 OrganW6n de memoria de multipuertos.
La ventaja de la organizaci6n de memoria de multipuertos es la alta
velocidad de transferencia que puede conseguirse debido a las trayectorias múltiples entre los procesadores y la memoria. La desventaja es que requiere una J6gica de control de memoria cara y una gran cantidad de cables y conectores. Como consecuencia, esta estructura de intermnexibn, por 10 general es apropiada para sistemas con un n h e r o reducido de pmesadorrs.
Conmutador de bama de cruz La organizacidn de conmutador de barra de cruz consta de varios puntos de cruz que se colocan en intersecciones entre los canales de procesador y las trayectorias del módulo de membria. La figura 13-4 muestra una interconexión de conmutador de barra de cruz entre cuatro CPU y cuatro m6dulos de memoria. El pequdo cuadro en cada punto de cruz es un conmutador que determina la trayectoria de un procesador a un módulo de memoria. Figura 134 Conmutador de barra de auz M&iuias de memoria
-i > 7
-
'
Datos, dIreccibn y rontroldelaCPü1
Datos P
M
n
Mbdulo
Muiiiplexo~~ y lógica de arbitmje bbilitar
a
>
=
1 1
Datos, direocibn y control dela CPü 2
Datas, u ny ' mtM1dela CFü 3
:1
J
Figura 13-5 Diagrama de blaque de conmutador de barra de auz.
Cada punto de conmutador tiene 16gica de control para inicializar la trayectoria de transferencia entre un p b o r y la memoria. Examina la dirección que está colocada en el canai para determinar si se está direccimando
su maula particular. También resuelve solidtudes mlltiples de acceso al mimo módulo de memoria, con base en una prioridad predeterrninada. L a figura 13-5 muestra el d i e o funcional de un conmutador de barra de cruz conectado a un m6dulo de memoria. El circuito consiste en multiplexores que wleceionan los datos, la direcci6n y un control de una CPU para la comunicaci6n con el módulo de memoria. Los niveles de prioridad se establecen mediante la I6gica de arbitraje, para seleccionar una CPU cuands dos a m á s de elias intentan accesar la misma memoria. Los multiplesrores se controlan con el c6digo binano que genera un codificador de prioridad dentro de la 16gica de arbitraje. Una organizaa6n de conmutador de barra de cruz soporta las transfmcias simultheas de todos lm m6dukis de memoria parque hay una trayectoria =parada asociada can cada rnMuio. Si embargo, la circuihía necesaria para implantar el conmutador puede resultar bastante grande y compleja.
Red de conmutación de etapas múltiples conmutador de intercambio
El componente bhsico de una red de etapas mciltiples es un conmutador de intercambio de dos entradas, dos salidas. Como se .muestra en la figura 13-6, el conmutador 2 X 2 tiene dos entradas, A y B y dos salidas, O y 1. Hay dos señales de control (que no se muestran) asociadas con el conmutador
B conectada a l Figura 134 Operaci6n dk un conmutador de intemmbio 2
X 2.
que est+I.ew la interconqi6n entre las terminales de entrada y salida. El conmutador tiene la capacidad & conectar b entrada A a cualquiera de las Figura 13-7 A r h i binario mconmutador 2 x 2. '
A 0 0 0 1001
2 010 1 0 11
salidas. la terminal B del conmutador se comporta de manera similar. El conmutador tambih tiene la capacidad para proporcionar arbitraje entre solicitudes en conflicto, $i hs entradas A y B solicitan h miam terminal de salida, s61o se conectar&una de ellas; la otra se bloqueará. Al usar el conmutador 2 X 2 como un bloque de constnicci6n, es posible desarrollar una red de etapas mdtiples que controle la com&icacibn entre varias fuentes y destinas. Para ver c6mo se hace esto, consideremos el árbol binario que se muestra en la figura 13-7. Los dos procesadores P1y P2 se conectan mediante conmutadores a ocho mddulos de memoria marcados en binario del 000 a 111. La t r a v r i a de una fuente a un destino la determinan Jos bits binarios del número destino. El primer bit del número destino determina la salida del conmutador en el primer nivel. El segundo bit especifica la salida del conmutador en el -do nivei. Y el kmr bit especifica la salida del conmutador en el tercer nivel. Por ejemplo, para conectar P1 a la memoria 101, es necesario formar una trayectoria de P1 a Ia salida 1 en el conmutador de p b nivel, a la salida O en el conmutador de segundo nivel y a la salida 1 en el conmutador de tercer nivel. Está claro que PZy P2pueden conectarse a cualquiera de las who memorias. Sin embargo, ciertos patrones de solicitud no pueden satisfacerse en forma simultAnea. Por Figura 13-8 Red de conrnutaci6nomega 8 X 8.
S E W ~ NB 2 Estructuras de uitereonexión
red omega
'
I
535
ejemplo, si P, está conectado a uno de los destinos 000 a 011, Pl puede conectarse a s610 uno de los destinos 100 al 111. Se han propuesto muchas topologias diferentes para las redes de conmutación de etapas mGItipIes, con el fin de controlar la comunicaci6n procesador-memoria en un sistema de multiprocesador de memoria compartida o para controh la comunicación entre los elementos de procesamiento en un sistema de memoria distribuida. Una de esas topologías es la red de conmutación omega que se muestra en la figura 13-8. En esta configuraci611, hay exactamente una trayectoria de cada fuente a aalquier destina paxticular. Sin embargo, algunos patrones de solicitud no pueden conectarse en f o m sirnultbnea. Por ejemplo, cualesquiera dos fuentes no pueden conectarse en forma simultánea a los destino8 000 y 001. La fuente inicia una solicitud particular en la red de conmutacibn a1 enviar un patrón de tres bits que representa el número destino. Conforme el patrón binario recorre la red, cada nivel examina un bit diferente para determinar la posicibn del conmutador 2 X 2. El nivei 1 revisa el bit mAs significativo, el nivel 2 revisa el bit inte~rnedioy el nivel 3 revisa el bit menos significativo. Cuando la solicitud llega a cualquier entrada del conmutadar 2 X 2, se dkciona a la salida superior si el. bit especificado es O o a la salida inferior si el bit es 1. En un sistema multiprocesador de memoria compartida, la fuente es un pmesador y el destino es un m6dulo de memoria. La primera pasada por Ia red estable la trayectoria. Se utüizan pasadas sucesivas para transferir la direcci6n dentro de la meaigria y después transferir los datos en cualquier dirección, dependiendo de si la solicitud es una lectura o una escritura. En un sistema multiprocesador de memoria distribuida, la fuente y e1 destino son elementos de procesamiento. Después de que se estabIece la trayectoria, el procesador fuente transfiere un mensaje al procesador destino.
Interconexi6n de hipercubo La estructura de procesadar de hipercubo o cubo n bhario e5 un sistema de memoria distribuida compuesto de N = 2' procesado^^ interconectados en un cubo binarb de n dimensiones. Cada pxocesador forma un nodo del cubo. Aunque se acostumbra decir que cada nodo tiene un procesador, de hecho, no 6610 contiene una CPU, sino tambikn memoria local e interfaces de E/S. Cada procesador tiene trayectorias de comunicaci6n directa a n procesadores vecinos. Estas trayectorias corresponden a los lados del cubo. Existen 2'
dwccioves binarias de n bits distintas que pueden asignarse a los procesadores. Cada direcci6n de procesadar es difemte de cada una de sus n vecinas en exactamente una pmici6n de bit. La figura 139 muestra la estructura de hipexcubo para n = 1, 2, 3. Una estructura de un cubo tiene n = 1 y 2" = 2. Contiene dos procesadores interconectados mediante una trayectoria única. Una estructura de dos cubos tiene n = 2 y 2" = 4. Contiene cuatro nodos inknmnectados en un cuadro.
Un cubo
I)os cubos
Tres cubas
Figura 13-9 Estructuras de hipernibo .para n = 1,2,3.
Una estructura de
ires cubos tiene ocho nodos interconectados como un cubo. Una estructwa de n cubos tiene 2' nodos y un procesador residiendo en cada nodo. A cada nodo se le asigna una dirección binaria, de manera que las direcciones de dos vecinos sean diferenb en exactamente una posici6n de bit. Por ejemplo, tos tres v d m del nodo con Ia dirección 100 en una estructura de &es cubos son 000, 110 y 101, Cada uno de estos ntimexos binarios es diferente de la dimi611 100 en un valor de bit. Enrutar mensajes a través de una estructura de n cubos puede requerir de uno a n enlaces de un nodo fuente a un nodo destino. Por ejemplo, en una estructura de tres cubos, el nodo 000 puede comunicarse directamente mn el nodo 001. Debe cruzar iil menos dos edaces para comunicarse con 011 (de MX) a 001 a 011 a de 1300 a O10 a 011). Es necesario recorrer al menos tres enlaces para comunicarse del nodo 000 al nodo 111. Puede desamiiarse
un procedimiento de direccionamiento al calcular ia OR exclusiva de la direcci6n del nodo fuente con la dirección del nodo d&tino. E1 valor binario resultante tendrá un bit que correspondo a los ejes en los cuales son diferentes los dos nodos. Despuks el mensaje se envía por algunos de los ejes. Por ejemplo, en una estructura de tres cubos, un mensaje en 010 que va a 001 produce una 08 exclusiva de las dos direccione iguales a 011. El mensaje puede enviarse por el segundo eje a 00D después recorrer el tercer eje a 001. Un representante de la arquitectura de hipercubo es el complejo de computadoras Intd m.Consta de 128(n = 7)microcomputadoras conectadas mediante canales de comunicacibn. Cada nodo consta de una CPU, un procesador de punto flotante, memoria local y unidades de interface de comunicación serial. Los nodos individuales operan en forma independiente sobre los datos almacenados en la memoria local, de acuerdo con los programas residentes. Los datos y los programas s cada nodo provienen de un sistema de paso de mensajes, de otros nodos o del administrador del cubo.
SECCI~N136
Arbitraje entre procesadores
537
Se cisarmllan y m p @ n b p w g r w de aplicacioiaw en el administrador del cubo y despuCs se cargan en los nodos individdes. Los cAlculos se distribuyen por el sistema y se ejecutan en forma concurrente.
13-3 Arbitraje entre procesadores tos sistemas de computadora contienen varios canales en diferentes niveles para facilitar la transferencia de informacibn entre los componentes. La CPU contiene varios canales internos para transferir informaci6n entre registros de procesador y la ALU. Un cana1 de memoria está formado por líneas para transferir datos, dirección e información de lectura/escritura. Se usa un canal
canal de sistema
de B/S para transferir ulfomci6n hacia y desde dispositivos de entrada y salida, Un canal que conecta los componentec principah en un sistema de multiproesador, como las CPU, 10s IOP y la memoria, se denomina un canal de sistema. LQS circuitos flsicos de un canal de sistema están contenidos en varias tarjetas de circuito impreso idhticas. Cada tajeta en el sistema pertenece a un m6dulo en particular. Una tarjeta consta de circuitos conectados en paralelo por medio de mnectores. Cada terminal de cada conector estA conectada mediante un alambre a la terminal correspondiente de todos los otros conatores en otras tajetas. Por lo tanto, cualquier tajeta puede conectarse en una ranura en el plano p~sterior(backplane) que forma el canal del sistema. Los procesadores m un sistema multipraeesador de memoria compartida solicitan acceso a h nwmoria comdn o a otros recursos comunes por medio del canal del sistema. Si ningún otro prowsador utiliza en ese m e mento el canal, puede concederse el acceso de inmediato al p m a d o r que lo solicita. Sin embargo, el procesador que solicita debe esperar si otro p-ador utiliza en ese momento el canal del sistema. Además, otros procesadores pueden solicitar el canal del sistema al mismo tiempo. Entonces debe realzarse un arbitraje para resolver esta peticibn múltipIe de los recursos compartidos. La 16gica de arbitraje serla parte del controlador del canal del sistema c a h d o entre el canal local y el canal del sistema, se@ se muestra en Ia figura 13-2.
Canal del sistema Un canal de sistema tipico consta de aproximadamente cien líneas de s & a h &tas Uneac se diyiden en tres grupos funcionalles: datos, direcciommhto y control. Además, existen linear. de distribuch de corriente que proporcionan la ahmtaci6n para 1- c o m p o Por ~ ejemple, el sistema muiticaml estándar 7% tiene 16 lineas de d a b , 24 h a s de diredcionamiento, 22 heas de control y U i í í s de aümentaci6r1,para un total de 86 h s . Las lineas de dakos proporcionan una trayectoria para la transferencia de datos entre los procesadores y una memoria común. la cantidad de líneas
canal sfncnitio
canal adnrrono
de datos por lo general es un múltiplo de 8, y los mds comunes son 16 y 32. Las líneas de direccionamiento se utilizan para identificar una direccihn de memoria o cualquier otra fuente o destino, como un puerto de entrada o salida. La cantidad de heas de direccionamiento determina la mhxima capacidad de memoria posible en el sistema. Por ejemplo, una direcci6n de 24 h e a s puede -a {hasta224(16 megas) palabras de memoria. Las heas de datos y de direccionamiento se temihan con acopladores de tres estados (véase la figura 4-5). Los acopladores de direccionamiento son unidirm50nales del pmesador a la memoria. Las h e a s de da- son bidireccionales (véase la figura 12-31, lo que permite la trabferencia de datos en cualquier direcci6n. Las transferencias de datos por el canal del sistema pueden ser síncronas o asincronas. E i un canal sincmno, los datos se transfieren, durante una porcibn de tiempo conocida con anticipacidn, por las unidades fuente y destino. Se consigue la sincronizaci6n al rnanejar ambas unidad- a partir de un reloj común. Un procedimiento alternativo es tener relojes separados de la misma frecuencia aproximada en cada unidad. Se transmiten señales de sincrrinización en forma peri6dica para mantener el mismo paso en todas los rdlojes del sistema. En un canal asincrono, a los datos que se transfieren les acompañan señales de control de reconocimiento mutuo (v4aase la figura 11-9) para indicar cuándo transfieren 10s datos de la fuente y los recibe el destino. Las h e a s de control proporcionan d a l e s para controlar Ias transk mcias de infomci6n entre las 'unidades. tas seiiales de temporización indican Ia validez de la irúamaci6n de datos y direccián Las señales de comandos especifican operaciones que se van a ejecutar. Las l h s de control típicas incluyen señales de transferencia como lectura y eescritura de memoria, reconocimiento de una transferencia, solicitudes de interrupci6n, seiiales de control del canal como solicitud y cesión y señales para pmedimientos de arbitraje. ta-tabla 13-1 lista las 86 l í í s disponibles en el multicanal lEEE estándar 796. Incluye 16 i í í de datos y 24 líneas de direccionamiento. Todas las señales en el multicanal estAn activas o se habiiitan en el estado de nivel bajo. Las sei3aIes de controI de transferencia de datos Incluyen lectura y escritura de memoria al igual que lectura y escritura de B/S. En consecuencia, las líneas de direccionamiento pueden usarse para direccionar espacios de E/S y memoria separados. La m&oria o las E/S responden con una -1 de reconocimiento de transferencia cuando terrnina la transferencia. Cada pracesador conectado al mdticanal tiene hasta ocho salidas de solicitud de interrupi6n y m lhea de entrada de reconocimiento de inkrrtlpci6n. Por lo general; se apllcan a un controlador de prioridad de interrupciones similar al que se desclrh en la figura 11-21. Las señales misceláneas de control proporcionan posibilidades de temparizaci6n e inicialikaci6n. En particular, la de rana1 asegurado es esencial para aplicaciones de multiprocesador. Esta &al activada por procesador sirve para evitar que otros procesadores
sECa0N
TABLA 134 *ics
Arbitraje entre procesadores
539
del multhnal IEEE &&dar 796 Nombre de selIal
Datos y +eccik +S de datos fiIineas) ' Líneas de dMon-imiento (24 iíneas) Transferencia de datos Leetuta de memoria Emitura en memoria' Lectura de E/S Escritura de E f S Reconqcirnientb.de transferemia Control de intenupci6n SoiÍcitud de Imterrugwih (8 lineas) Reconocimiento de intenvpdbn C o n W rnisoeUneo Reloj maestro Inidalizacidn del sisterq Habilitacibn dei byte aIto Inhibici6n de memoria (2 lineas) Seguro de canal Arbitraje de canal %licitud de anal' Solicittxd de canal -fin. Canal mapado Reloj de canal Pno~idadde en@& al canal Prioridad & aafida del canal Corriente y tierra (20 líneas) +
RATAeDATAlS ADRSO-ADRS23
MRDC MWTC IORC IOWC TACK
INTD-INW iNTA CUK
1NIT
BHEN INHl-WH2
LOCK BREQ CBRQ BUSY
BCLK BPW,
BPRO
conkrole~!~ el canal mientras ejecuta una instnicci6n de probar y activar. Se necesita esta funsitjn para una sincmnibcibn de procesador adecuada (vbase Ia swci6n 13-4). Las seis seilales de arbitraje de cana1 se utilizan para arbitraje entre procesadores. Estas señnles se explicarAn mAs adelante despuks de a n a h r . los procedimientos de arbitraje serial y paralelo.
Procedimiento de arbibaje serial Las pmcedimientos de arbjtraje a ríenden todas hs solicitudes del procesador con base en prioridades estabIecidas. Puede establecerse una técnica de resoluci611 de prioridades de canal por circuiteria mediante una conexión serial oparaIela de las unidades que solkihn'el control del canal deI sistema. La técnica de solrición de prioridad serial se obtiene a partir de una conexi6n de cadena de margaritas de los circuitos de arbitraje del canal similar a la
lógica de prioridad de interrupciones presentada en la seccibn 11-5. Se asigna prioridad a bo procesadores conectados al canal del sistema de acuerdo con su posicibn a lo largo de la línea de control de prioridad. Se aoigna la prioridad más alta al dispositivo mAs cercano a la línea de prioridad. Cuando mfiltiples dispositivos soliutan en forma concurrente el uso del canal, se m c e d e el aal canal al dispositivo con t prioridad m á s alta. La figura 13-10 muetra la conexi6n en cadena de margaritas de cuatro Arbitras. Se considera que cada procesador tiene su propia lbgica de arbitro de canal con líneas de salida de prioridad y de entrada prioridad. la salida de prioridad (PO)de cada drbilro está conktada a la entrada de prioridad (Po del siguiente árbitro de prioridad inferior. la Pi de la unidad de prtondad más alta se mantiene en un valor 1 lógico. Za unidad de prioridad más alta en el sistema siempre recibid el acaso al canal del sistema cuando lo solicite. I_a salida PO para un Arbitro particular es igual a 1 si su entrada PI es igual a 1 y el p-dor asociado con la lógica de srbitro no solicita el control del caiiaL Así se pasa la prioridad a la siguiente unidad en h cadena. Si el procesador solicika el control sobre el canal y d Arbitro correspondiente encuentra que su entrada PI es igual a 1, activa su saiida PO en O. Los Iirbitros de prioridad menor reciben un O en PI y p w a n un O eii PO.Debido a eso, el procesador cuyo Arbitro tiene una PI = I y PO = O es el que recibe el control del canal del sistema. Un procesador puede estar a la mitad de una operacitjn de canal cuando un procesador de prioridad mayor solicita el canal. E1 procesador de prioridad menor debe terminar su operaci6n de canal antes de entregar el control del canal. La línea de canal ocupado que se muestra en la figura 13-10 proporciona un mecanismo para una transferencia de control ordenada. La línea de canal acupado proviene de circuitos de colector abierto en cada unidad y proporciona una conexión OR 16;ica de lliieas internas. Cuando un árbitro miIx el control del canal (porque su Pl = 1 y PO = O), examina la Enea de canal ocupado. Si la h~eaesd inactiva, s i p i f i a que ningún otro prmaador está usando el canal. El Arbitro activa la línea de canal ocupado y su pnxeadox toma el control del canal. Sin embargo, si el 6rbitro encuentra que la línea de Fiiura 11-10 Arbitraje serial (cadena de margaritas).
0
PI
PO
Arbitro l
- - PI W Arbitra 2
--
mas baja Alsiguiente árbitro
Canal
canal
GLrd
Prioridad
PO
PI
Arbllro 3
m
PI PO Arbitm 4
-
h d e mpado
d
canal mpado está activa, significa que otro p ~ d o usa r en ese momento d -1. El CrbitrP sigue examinando h linea de d mpado mienhas el p-dgx de phridad menor que pierde el control del canal termina su operadh. Cyando la Unea de canal wpado retoma a su estado inactivo, el á&itro. de prioridad.mayor habilita la l í í ocupado y su proce~dorcorrespondiente puede entonces conducir las bmskmcias de canai requeridas.
Lbgica de arbitraje paralelo 'La técnica de arbitraje de canal paralelo utiliza u r ~cdficador de prioridad un decodificador c m o se muestra en la figura 13-11.Cada árbitro de canal en el esquema paraleio time una h e a de solicitud de canal y una h e a de entrada de rec~nacimientode canal. Cada hrbitro habilita a la iínea de solicihid cuando su procesador soiicita el acceso al canal del sistema. E1 pmesador toma el control del canal si se habilita su iínea de entrada de reconocimiento. La lhea de canal ocupado proporciona una transferencia de control ordenada, como en el caso de la cadena $e margaritas. La figura 13-11 muestra las lineaa de solicitud de-cuatro Arbitros que van a un codificador de prioridad 4 X 2. La d i d a del codífiicador genera externa y
Figura 13-11 Arbitráje praklo.
un código de 2 bits que representa la unidad de prioridad 'más alta entre las que solicitan el canal. L tabla de verdad del edificador de prioridad puede encontrarse en la tabIa 11-2 (véase la sección 11-5). El cddigo de dos bits de la salida del cudificador maneja un demdificador 2 x 4 que habilita la linea de reconocimiento a p r ~ i a d apara conceder el aeeeso al canal a Ia unidad de prioridad m& alta. Ahora podemos explicar la funci6n de las señales de arbitraje de canal que se listan en tabla 13-1. ta entrada de pnondad del canal (bus priwity-in, BPRN) y la salida de prioridad dei canal @mpridrity-out, BPRO) se usan para una conexi6n en cadena de margaritas de los circuitos de arbitraje de canal. La seiial de canal ocupado (bus busy signal, BUSY) es una salida de eoledor ab'irto que se usa para dar instrucciones a todos los drbitros cuando el canal esta ocupado conduciendo una transferencia. La solicitud de canal com6n (common bus request, CBRQ) es también una salida de colectbr abierta que sirve para dar instrucciones al arbitro si hay otros &bitros de prioridad menor que solicitan el uso del canal del sistema. Las sefiales utilizadas para construir un procedimiento de arbitraje paraldo soft la solicitud de canal (BREQ) y entrada de prioridad del canal (BPRN), que corresponden a las señales de solicitud y reconocimiento de la figura 13-11.Se utiliza el reloj de canal (BCLK)para sincronizar todas Ias transacciones de canal.
cuota de tiempo
encuestar
AIgoritmos de arbitraje dingmico Los dos procedimientos de arbitraje de canal que se acaban de describir, utilizan un algoritmo de prioridad estatiea porque la prioridad de cada dispositivo esta fija por la manera en que está conectado al canal. En contraste, un algoritmo de prioridad dindmica proporciona a1 sistema la posibilidad de cambiar la prioridad de los dispositivos mientras opera el sistema. Ahora discutiremos unos cuantos procedimientos de arbitraje que utilizan algoritmm de prioridad dinámica. El algoritmo de nrofa dé tiempo asigna una porci6n de tiempo de longiQd fija del tiempo del canal que se ofrece en forma secuencia1 a cada procesador formando un ciclo que los incluye a todos. El eervicio que se proporciona a cada componmte del sistema con este esquema, es inde pendiente de su posicibn a lo largo del canal. No se da preferencia a ningún dispositivo particular porque a cada uno se le asigna la misma cantidad de tiempo para comunicarse con el canal. En un sistema de canal que utiliza encuHfri, h d a 1 de mibn de canal se sustituye con un conjunto de líneas llamadas líneas de encuesta que están conectadas a todas las unidades. El controlador de canal uflua estas heas para definir una dirección para cada dispositivo conectado al canal. El controlador de canal recorre en secuencia las direcciones en una manera preestablecida. Cuando un procesador que requiere el acceso reconoce su diremi&, activa la Iinea de canal ocupado y despuéa accesa el canal. Despuds
SEccrbN 1M Comunicación y shanizaCi6n entre prrieesadoxes
543
de varias ciclos de canal, el pmeso, de encuesta conthSia al eiegir un procesador diferente. Por lo general, es programable la secuencia de encuesta y, como resultado, puede alterarse la prioridad de seleccidn bajo el 'euntrol del programa. El algoritmo de uso reciente mínimo (least m n t i y uced, LRU) proporLRU ciona la prioridad mAs alta al dispositivo que no ha usado el canal durante el intervalo más largo. Las prioridades se ajustan despub de varios ciclos de canal, de acuerd~con el algoritmo LRU, Con este procedimiento, no se favorece a ningún pmesador spbre otro, porque las prioridades se cambian en fonna dinitmica para proporcionar a cada dispositivo una oportunidad de accesar el canal. En el esquema primero en mtrar, primuo m atenderse, las solicitudes se atienden en .el orden recibido. Para implantar este algoritmo, el controlador de canal establece una lista de espera arreglada de acuerdo con el tiempo en el que llegan las so1icitudes de canal. Cada procesrtdor debe esperar su turno para usar el canal con base en primero en entrar, primero en salir (FIFO). cadena de magan'tas El procedimiento de mdena de margarifas rotatoria es una extensidn mtateria dinamita del algoritmo de cadena de margaritas. En este esquema, no hay un controlador central de canal y la l i e a de prioridad e s u conectada de la salida de prioridad del Ú l h o dispositivo de regreso a la entrada de prioridad del primer dispositivo en un ciclo cerrado. Esto es similgr a las m e xiones que se muestran en h f i i r a 13-10, excepto que la salida PO del Arbitra 4 está conectada a la entrada PJ del A~bitro1. Cualquier dispositivo que tiene acceso al canal sirve como controlador de canal para el siguiente arbitraje. Cada prioridad de Arbitro para un cierto ciclo de canal estd determinada por su posici6n a lo largo de la lfnea de prioridad de canal dei arbitro,cuyo procesador controla en ese momento el canal. Una vez que un árbitro entrega un canal tiene la prioridad más baja. 1
13-4 Comunicaci6n y sincronización entre procesadores Los diversos procesadores en un sistema multiprocesador deben recibir una opción para comunicarse uno con el otro. Puede establecerse una trayectoria de comunXcaci6n mediante canales comunes de entrada-salida. l% un sistema de mul tiprocesador de memoria compartida, el procedimiento m~c'cornúnes tener una parte de la memoria disponible para todos los pmesadores. El uso principal de la memoria común es actuar como un centro de mensajes similar a un buzhm, en el.cual cada procesador puede dejar mensajes para 10s otros procesadores y recoger los mensajes dirigídos a 8. El prmesador que envía estructura una solicitud, un mensaje o un procedimiento y lo coloca en el buz611de memoria. Los bits de estado que
reslden en la memoria común se utilizan, por lo general, para indicar la condici6n del buzón, si tiene informacibn significativa y a cual pxocesador estA dirigida.,El procesador que recibe puede comprobar de manera periódi-
para d ~ si hay mensajes ~ vdlidm r para 121. El tiempo de respuesta REEI este prmedimimto pude ser muy largo, porque un procesador reiconmerd una solicitud &la cuando hace una encuesta de mensajes. Un procedimiento mfts eficiente para el p m d o r que envía es avisar al proca ei buzbn
cesado~que mibe en forma dimediante urna señal de inkrrupci6n. Esto puede conseguirse por medio de una interrupci6n entre procesadores iniciada por programa con una Uistrumibn en el programa de un pmcesador, el , cual, cuando se ejecuts produce una comdici6n de hterrupci6n externa en un segundo promsador. Esto avisa al proceaador in-pido de que el procesador que interrumpe insefkb un nuevo mensaje. AdemAs de la memoria compartida, un sistema multiprocesador puede tener otros recursos compartidw, Por ejemplo, una unidad de almacenamiento de disco mgn6tico wnechda a un IQP puede estar disponible para todas las. SPU.Esto pmporciona una opción para compartir programas de sistema aimacenados en el disco. Puede establecerse una trayectoria de comunicaci6n enhe dos CPU por medw de tn enlace entre dos IOP asociados con dos CPU diferentes. Este tipo de enlace permite que cada CPU trate a la otra como un &positivo de E/S para que el mensaje pueda transferirse por medio de 19 trayectoria E/S. &a evitar un uso conflictivo ¿e los reeurws compartidos por varios procesadores d e h preverse h asignacibn de los recursos a los procesadores. Esta se asigna al sistema operativo- Existen tres organizaciones que deben usarse en el diseño de sistemas operativos para multiprocesadores: configuraci6n amoggclavo, sistema operativo separado y sistema operativo &&tribuido. En un modo am-lavq, un p m d o r , denominado el amo, ejecuta siempre las funciones del sistema operativo. tos procesadores restantes, llamados essiqvosJ no ejecutan funciones del sistema operativo. Si un proa+ sador esclavo necesita un servicio del sistema operativo, debe solicitarlo al interrumpir al mamtro y esperar hasta que pueda intemimpirse el programa ~ctyai.
En una organización de sistema operativo separado, cada procesadar puede ejecuta las rutinas de sistema opsrativo que necesita, Esta organizacibn & m8s conveniente para sistemas de memoria distribuida en los cuales cada procesador puede tener su propia c q i a de todo el sistema operativo. En la organkci6n de sistema operativo distribuido, las rutinas de sistema operativo se distribuyen mediante los pmadores disponibles. Sin embargo, cada funci5n de sigtema operativo particular se asigna a un solo procesados a 4 vez. &te tipo de orgadzacidn se denomina tarnbsn sistema o~tivo fi~tanbe,porque las rutinas flotan de un pxocesador a otro y la ejqución de las nitinas pwde asignarse a difemntes procesadores en diverws momentos. En un sistema de multiprocesadar de memoria distribuida, se distribuye la memoria entp los p m d o r e s y no hay memoria compartida para pasar infomci6n. La eomuniccción entre los pmeaadoms es mediante el
SEM~N1311 Comunicación y s h n h c h entre
p
m
h
545
paso de mensajes a trav& de canales de E/S. La comunicaci6n la inicia un prmesador que solicita un prodimiento que reside en la memoria del psador con el que se deea comunicar. Cuando el procesador que envh y el procesador que recibe se nombran uno al otro como fuente y destino, se establece un canal de com~caci6n.Despub se envia un mensaje con un encabwdo y varios objetos de datos usados para comunicarse entre nodos. Puede haber. varias trayectorias posibles disponibles para enviar el mensaje entre cualesquiera dos nodos. E31 sistema operativo en cada nodo contiene idonnaci6n de direcciwmmiento que indica las trayectorias alternativas que se pueden. usar para enviar un mensaje a otros nodos. Lit eficlench de comunicacidn de la red de prwaadores depende del protocolo de direccionamiento de comunicaci6n, la velocidad del pmcesador, la velocidad de enlace de datos y la topologia de la red,
Sincronizaci6n entre procesadores El conjunto de Whccimes de un multiprocesador contiene instrucciones bdsicas que se utilizan para implantar la camunicaci6n y la sincronizacibn entre procesos que cooperan. La comunicaei6n se refiere al intercambio de datos entre procesos diferentes. Por ejemplo, los pariimetros que se pasan a un procedmiento en un pmcesador distinto constituyen una comunicación entre procesadores, La sincronizaci6n se refiere al caso especial en el cual los datos que se usan para comunicar entre procesadores son infonnaci6n de control. Se necesita la sincronizaci6n para imponer la secuencia de pro=os c o m t a para asegurar el acceso mutuamente exclusivo a datos compartidos que se pueden escribir. Los sistemas multipmcesador por lo general incluyen varios mecanismos para manejar la sincronizaci6n de los recursos. La circuitería implanta en forma directa primitivas de nivel bajo. Estas primitivas son los mecanismos'bLsicos que imponen la exclusión mutua para mecanismos más comple jos implantados en programa. Se han desarrollado varios mecanismos de circuiteria para la exdusi6n mutua. Uno de los metodos miis populares es el uso de un semáforo binario.
ExclusI6n mutua con semáforo Un sistema rnuitiprocesador que funciona en forma adecuada debe proporcionar un mecanX6rno que garantice el acceso ordenado a la memoria y otros recursos compartidos. Es necesario evitar que dos o más procesadores cambien simult6neamente los datos. Este mecanismo se denomina exclusidn mutua. Debe proporcionarse exclusión mutua en un sistema multiprocesador paxa permitir que un procesador excluya o asegure el acceso a un recurso compartids por parte de otros procecadores cuando esta en su smcibn 'h-ftim. Una seccibn critica es una secuencia de programa que, una vez comenzada, debe terminar su ejmci6n antes que otro procesador accese el mismo recursa compartido,
I l. I I
I I
I
I
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I
mecanismo de s e p r o I
Una variable binaria llamada sembfm se utiliza con frecuencia para indicar si un procesador ejecuta o no una secci6n crítica. Un semaforo es una bandera controlada por el programa que esG almacenada en una imalidad de memoria que pueden accesar todas los procesadores. Cuando el semgforo es igual a 1, significa que un procesador ejecuta un programa crítico, por lo que la memoria compartida no está disponibles para los otros procesadores. Cuando el sem4foro es igual a O, Ia memoria compartida est4 disponible para cualquier procesador que lo solicite. Los procesadores que comparten el mismo segmento de memoria aceptan no utilizar el segmento de mwioria a menos que el m6fom sea igual a O, 10 que indica que esa memoria está disponible. También aceptan activar el semáforo en 1, cuando ejecutan una sección crítica y desactivarlo a O cuando terminan. Probar y activar el d f o r o es, por si misma, una operadon critica y debe efectuarse como una operacihn ifnica indivisible. Si no, dos o más procesadores pueden probar e1 semáforo al mismo tiempo y despuh cada uno activarlo, lo que permitirla que ambos entraran a una secci6n crítica al mismo tiempo. Esta acci6n permitirla la ejecuci6n simultánea de secciones criticas, lo que producirla una iniciakaci6n errónea de los parámetros de control y la pCrdida de alguna informaci6n esencial. mtede iniciaüzarse un semáforo mediante una instruccibn de probar y activar junto con un mecanismo de seguro por la circuitería. Un seguro por la circuiteria es una seiial generada por el procesador que sirve para evitar que otros procesadores utilicen el canal del sistema mientras la señal está activa. La instrucci6n probar y activar prueba y activa un semáforo y activa el mecanismo de seguro durante el tiempo que se ejecuta la instrucci6n. Esto evita que otros procesadores cambien el semiiforo entre el tiempo que el procesador lo prueba y el tiempo en que lo activa. Consideremos que el sem&foroes un bit en la posicibn menos significativa de una palabra de memoria cuya direcci6n se representa mediante SEM. Sea el mnem6nico TSL el nombre de la "operacibn probar y activar mientras esté asegurado. La instrucci6n
TSL
SEM
se ejecutarA en dos ciclos de memoria (el primero para leer y el segundo para escribir) sin interferencia, de la m e r a siguiente:
R tM[SEM] MISEMI t1
Robar semiiforo Activar &fom
Se prueba el semáforo al transferir su valor a un registro de procesador R y
después se activa en 1, El valor en R determina que hacer despugs. Si el pxocador encuentra que R = 1, sabe que el semáforo estaba activado originalmente, (el hecho de que se vuelva a activar no cambia el valor dd semáforo). Wsto significa que otro procesador ejecuta otra secci6n crítica, por lo que el procesndor que prob6 el d f o m no accesa la memoria compar-
tida. Si R = 0, eso significa que la memoria común (o el recurso compartido que representa el semdforo) est6 disponible. Ei semáforo se activa en 1 para evitar que atros procesadores accesen la memoria. Ahora el p-dor puede ejecutar b seccibn crítica. La dltima instmciSn en el programa debe desactivar la localidad SEM a 0, paca entregar el k u r s o compartido a otros procesadores. Nbtese que la señal de seguro debe estar activa durante la ejecucidn de la instrucci6n probar y activar. No tiene que estar activa una vez que se activa el semáforo. Por 10 tanto, el mecanismo de seguro evita que otros procesadores accesen la memoria mientras se activa d semáforo. El semáforo mismo, mando esta activado, evita que otros procesadores accesen la memoria compartida mientras ejecuta una secci6n crítica.
13-5 Coherencia de caché LA operacibn de memoria eaché se explica en la sección 12-6.La ventaja principal del cachg es su capacidad para reducir el tiempo de acceso promedio en los uniprmesadores. Cuando el procesador encuentra una palabra en cachd durante una operaci6n de lectura, ia memoria principal no participa en la kransferencia. Si la operaci6n es de escritura, existen dos procedimientos comunes para actualizar la memoria. En la política escritura simultbm, se actualizan las memorias tache y principal con cada operacidn de escritura. En la política escritura al refomo s61o se actualiza cachC y se marca la localidad para que pueda copiarse después en la memoria principal. En un sistema multiprocesador de memoria compartida, todos los procesadores comparten una memoria común, Además, cada procesador puede tener una memoria local, parte de la cual o toda puede ser cachk. La radn obligatoria de tener caché separadas para cada procesador es reducir el tiempo de acceso promedio en cada uno de ellos, La misma infonnaci6n puede residir en varias copias en algunos cachd y en la memoria principal. Para asegurar h capacidad del sistema de ejecutar operaciones de memoria en forma correcta las copias múltiples deben de ser idénticas. Este requisito impone un problema de cokenck7 de caché. Un esquema de memoria es w h n t e si el valor que se retorna en la iristnicci6n de carga es siempre el valor proporcionado por la última instruccibn de almacenamiento con la misma dirección. Sin una soluci6n apropiada al problema de coherencia de cachk, puede utilizarse memoria cachk en multipmcesadores orientados a canal con dos o más prwesadores. Condiciones para incoherencia Los problemas de coherencia de cachk existen en los multiprbcesadores con caché privadas por la necesidad de compartir dktos que se pueden escribir. Los datos de sólo lectura pueden contestame de manera segura sin mecaniti
Memoria principal
Figura 13-12 Configuración de cach6 despuCs de una carga X.
8
mos de irnpasicibn de coherencia de cache. Para mostrar el problema, consideremos la configuracibn de tres procesadores con cach4 privadas que se muwtra en la figura 13-12. En algún m~mentodurante la ejecución, un elemento X de la memoria principal se carga en los tres procesadores, Pl, Pz y P3. Como consecuencia, tambien se copia en las cachd privadas de los tres procesadores. Por simplicidad, consideramos que X tiene el valor 52. Al cargar X en los tres procesadores da como resultado copias consistentes en las ca&4 y en la memoria principal. Si uno de los procesadores ejecuta un almacenamiento a X, las copias de X en las caché w vuelven inconsistentes. Una carga por alguno de los otros procesadores no regresarii el valor mAs reciente. Dependiendo de la politica de actualizaci6n de memoria utilizada en el caché, la memoria principal puede también ser idconsistente en mlaci6n con el cach4. Esto se muestra en la figura 13-13.Un almacenamiento a X (del valor 120) dentro del caché del prmsador P1 actualiza la memoria al nuevo valor en una politica de n escritura simulthnea. Una politica de escritura simultAnea mantiene la consiskncia entre la memoria y el cachC de origen, pero los otros dos tache son inco~16istentesporque todavía contienen d valor anterior. En una politica de escritura al retorno, la memoria principal no se actualiza en el momento del almacenamiento. Las copias en las otras dos caché y en la memoria principal son inconsistentes. Eventualmente, se achraliza la memoria cuando los datos modificadas en el cachg se copian a ella. Otra configuraci6n que puede producir problemas de consistencia es una actividad de acceso directo a memoria (DMA) junto con un 101) conectado al canal del sistema. En el caso de entrada, d DMA puede modificar las localidades en la memoria principal que también residan en ca&& sin actualizar cach#. Durante una salida DMA, las localidades de memoria pueden leerse antes de que se actualicen del cacM cuando se usa una política de escritura al retorno. Puede superarse la incoherencia de memoria basada
I
Canal
a) con pollüca de caclté de
slrnulthea
Canal
Figura 13-13 Confi uracidn de cach6 des u& e ~ X d i a n t e el pru>cesadiiiPi,w r . & y - n . ~ ~ ~ 4 & ~ento ,imar( m ,
.
bd I
flldldlnrim
i#wd:'w&*.'tWb 8
'
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e q E/S, al hacer que el IOP participe en la solución coherente del cach4 que & adopta en el sistew .8
'
.
'
4
de coherencia de caché Soluciones al Se han propuesto varios esquemas para resolver el problema de c o h e ~ c i a de cachb en muItiprocesadores de memoria compartida. Aquí analizamos algunos de estos esquemas brevemente Véae las referencias 3 y 10 para un análisis más detallado, Un esguema simple es no permitir caché privadas para cada pmesador y tener una memoria ca& compartida asociada con la memoria principal.
Cada acceso de datos se hace a la cacM compartida. Este método no respeta el principio de cercanía de la CPU al tache y aumenta el tiempo de acceso a memoria promedio. Bn efecto, este esquema resuelve el problema witándolo.
coittrolador wiificndbrde
Por consideraciones de desempefio es deseable conectar una cach6 privada a cada procesados. Un esquema que se ha usado permite que sblo se almacenen en cachd datos no compartidos y de sblo lectura. Tales datos se Uaman apropUldos pava ea&. Los datos wmpardidos que se pueden escribir no son adecuados para caché. Ei compilador. debe sehlar los datos como adecuados o no para cachh y la circuitería del sistema asegura que 4 1 0se almacenen en las cachk datas adecuados. Los datos no adecuados permanecen en la memoria principal. Este m6todo restringe el tipo de datos almace nados en cachfi e introduce una sobrecarga de programacibn extra que puede degradar el desempeÍio. Un esquema que permite que existan datos que se pueden escribir en, al menos, una caché es un método que emplea una tabla global centralizada en su compilador. El estado de los bloques de memoria se almacena en Ia tabla global central. Cada bloque se identifica como de sólo lectura (RO) o de lectura y escritura (RW). Todas las tache pueden tener copias de los bloques identificados como RO. S610 una cachk pude tener una copia de un bloque RW. Por lo tanto, si se actualiian las datos en cadi6 con un bloque RW, no se afecta a las otras caché porque no tienen una copia de este bloque. El problema de coherencia de cach6 puede resolverse mediante una c9mbimaci6n de programacidn y circuitería o 9610 mediante esquemas de circuiterla. h dos rnéfdos mencionados antes, utilizan procedimientos basados en programaci6n que requieren la capacidad de señalar infomaci5n para deshabilitar el almacenamiento en caché de los datos compartidos que se pueden escribir. Las soluciones s610 de circuiterla las manqa aubdticamente la circuitefh y tienen h ventaja de una mayor velocidad y transparencia del programa. En L solucibn de circuitería, e1 controlador de cachg está disefiado especialmente para permitirle rnonitorear todas las solicitudes de canal por parte de la CPU y los IOP. Todas las cachd conectadas al canal monitomn constantemente la red en busca de posibles operaciones de escritura. Dependiendo del método usado, deben depues actualizar o invalidar sus propias copias de =he cuando se deteda una coincidencia. El controlador de canal que monitorea esta acción se denomina controlador ver@ador S ()de wchk. Esta es basicamente una unidad de circuito diseiiada para mantener un mecanismoFde verificaci6n de canal robre todas las tache conectadas a 41. Se han propuesto varios esquemas para resolver el problema de coherede tache mediánte m protocolo verificador de cach6. El método mZis simple es adoptar una política de ~ r i t u r asimulhea y usar el procedimiento siguiente. Tdos los controladores veriffcadores vigilan el c m 1 en busca de operacion- de almacenamiento. Cuando se actualiza una palabra en cachg al escribirla, la localidad correspondiente en la memoria principal E
actualiza tarnbih Los controladores verificadores locales en todas las otras caché comprueban su memoria para deteminar si tienen una copia de la palabra sobre la que se ha d t o . Si existe una copia remota en un cacM, se mxca la laralidad como hv4lida. Debido a que todas las cach4 verifican todas las escrituras de canal, cadh vez que se eccribe una paiabra, el efecto neto es actualizarla en la cach6 o r i w y en la memoria principal y quitarla de las otras cach4. Si ,ena l g h momento f u b un procesador accesa el dato inviilido de su caché, la respuesta es equivalente a una falIa de cachk, y el dato actualizado se transfiere de la memoria principal. De esta m e r a , se evitan las versiones inconsistentes.
Analice la d i f e r d a entre los multiprocesadorescon memoria distribuida y los de memoriacompartida del punto de vista de organizaciónde circuitería y M c a s de programación. 13-2. ¿Cuál es el prop6sito del controlador de canal de sistema que se muestra en la figura 13-2'1 Explique como puede disehrse el sistema para distinguir entre las refermcias a memaria local y las referencias a memoria compartida
13-1.
eomcui.
13-3.
¿Cuántospuntos de conmutador hay en unmi red de conmutador de barra de cniz que wnectan p pmmadores a m módulos de memoria?
La red de conmutacidn omega 8 X 8 de la figura 138 tiene tres etapas con cuaim conmutadores en cada etapa, para un total de 12 conmutadores. ~ C u h t a setapas y mutadores por etapa se necesitan en una red de comutaci6n omega TI X tr? 13-5, Supongamos que se rompe la linea entre el conmutador en el primer renglbn, segunda columna y d conmutador en el segundo renglbn, tercera columna en la red de conmutau6n omega de la figura 13-8.¿Cuáles trayectorias se descon~iui? 13-6, C o h y a un diagrama para una red de conmutaci6n omega 4 X 4. Muestre las especificaciones de conmutador requeridas para conectar la enbada 3 a la salida 1. i una red de interconexión 13-7. Se usan tres tipos de conmutadores para d de etapas rnWipJm un conmutador de hbcambio con dw entradas y dos salidas como en la figura 13.6, un conmutador de arbitraje con dos entradas y una salida y uneonmutado~de distribucióncon una entrada y dos didas. a Muestre &o operan los eonmuhdores de arbiiraje y distribuci61~ b. Utilizando conmutadores de arbitraje e intercambio, comtniya una red 8 x 4 con UM trayectoria únio entre cualquier fuente y cualquier destino. c. Utiihndo conmutadoma de distribución e intercambii, consiruya una red 4 X 8 con una trayectoria única entre cualquier fuente y cualquier dcstino. 134.
l3-8.
Dibuje un diagrama que mue6tre la eshuctura de una red de hipercubo de cuatro dimensiones, Liste todas las txay-rias disponibles del nodo 7 al nodo 9 que utüiaen la n@au cantidad de nodos intermedios. 13-9~ DibujeI IJL diagrama 16gim utihndo compuerbs y fiip-flopsque muestren el circuito & etapa de árbitro de ,canal en el esquema de arbitraje de cadena de margaritas de la figura 13-10. U-10, Al principio, el canal controlado por k 16giea de arbitraje paralelo que se muestra m la 'figura 13-11 asta inactivo. Despub, los dispositivos 2 y 3 . solicitan el canal al mismo tiempo. Especifique los valor- binarios de entrada y salida en el aodificador y dekodificador y determine cual árbitro de canal se reconoce.
13-11. Mueshe e6mo puede modificarse la lógica de arbitraje ¿e la figura 13-10para proporcionar un procedimiento de arbitraje de cadena de margaritas circular. Explique c6mo se determina la prioridad una vez que se deshabilita la línea de canal. 13-12 Considere una bpologfa de canal en la cuai dos procesadores se comunican a través de un amplador en la memoria compartida. Cuando un procesador desea comunicarse con el otro, pone la infomacibn en el acoplador de memoria y activa una bandera. Peri6dkammte,.el otra procesador eomprue ba las banderas p a determinar si tiene información por recibir. ¿Quepuede hacerse para asegurar la sinmnizacibn apropiada y minimizar el tiempo entre el envio y la recepci6n de la inforrnaci6n? a) exclu13-13. k r i b a la siguiente terminología asociada con rnultip-dores: sión mutua; b) d 6 n crítica; c) seguro de cimritela; d) semáforo; e) instrucd6n probar y activar. 13-14. ¿Quees coherencia de caché y por qué es importante en sistemas de muItiprocesadore de memoria compartda?¿Cómo puede resolverse el problema con un controlador verificador & caché?
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i e
*
,,nim-* id r * - 4 P P w r t ) l i i f b't
A AC (Acumulador}, 134
acarreo, 21, 81 acarreo de entrada, 114 acarreo final 81 accesa directo a la memoria, 4452% controlador, 4 4 4 4 tmnsiermch, 448-50
aooplador de tres estados, 106 divamiento selectivo, 118 aeüvar, 24 activar el bit, 267 acumulador Registro, 13639 d k ñ o dei, 173-75
a~umuiador,134 eigebra b o o k , 7-11 dgoritmo ariíméüeo, 356 aigoribm de M, 26649 algmilmo de cimiterla, 356-57
aigorib, 3% algoritmos de arbitraje, 542 algoribnos de la divisi6n: magnitud can signo, 372-75 *o con n?stakI&iento,377 méido de aimparacidn, 371 mbtodo sin restablmvnienb, 377 números decimales, 3991100 punta flotante, 386-87 dgoribnos de la multipli6n: algoritmo de Booth, 3&ó9 complementa a 2 con sigrio, implanta0611por programacibn (mhre), m magnitud con signo, 36365 niimerr>s decbmk, W-94 punto flotante, 384-86
algwitrnos de la resta: c o m p h t o a 2 m signo, 94,36142 magnihid ain signo, 35741 nIunerrrp d h a l e s , 391-98 nhwmi sin signo, 81 punto flotante, 38244 algoriimcs de reemplazamiento, W-11
M.
+*b M
algonbm de suma: complemento a 2 con signo, 84, 361-62 magllitud mll signo, 3574) niinieewi decimales, 387, S 9 7 punto flotante, 382-84 aiiieadón del dividendo, 386 almaamar, 156 dh impedancia 106 ALU {Arithmetic L.ogic Unit, ver unidad d W c a lbgica), 124-26, S!XO
m 5-6
apuntador de la pila, 262 apuntador, a03 AR ( A d d m Regiier, ver -gis-
direcch) arbitraje, !S7 arbitraje de canal, 539-43 arbiiraje dinámico, 542 arbitraje entre -m, árbol b i d , 534
de
537
ariíméüca de La computadora, 355 wiirdti~addmai, 394-400
divisibn, 3 9 9 4 0 muitiplii6n, 397-99 suma y resta, 395 arquitectura de la mmputadora, 4 arquikhwa paralola a r i M m , 32g30 arquitectura paralela para instmcciones, 33136 arquibpchua paralela para punta flotante, 32830 aquiiechira paraiela, 322-27 arihnelica, 328-30 en RISC, 33741 inshdbn, 33136 arquitectura, 4 arreglo de p m d o r e s , 349 arreglo de p m d o m conectado,
34950 intemnectado, 349-50 SIMD, 350S1 -lo multiplidor, 369-7l Asen, TB9,194,409-11 autod-b, 27ü autohmmento, 278
d s h n o , 538
d, 954 CAR (Control A d b s Regi~ter,ver bandera de entrada, 14u bandera de salida, 161 bandera, 160, 469 baee de un n&nemI 72 8CD (ver decimal mdiñcado en b i o ) , 77-8,
k k e w RISC L 3WJliI
bmrio, 1 bit de albi 425 bit de estado cero, 291 bit de estada de drefiujo, 8 1 Mt de estado dei signo, 291 bit de inicio, 424 bit de paridad, 92 bit del atado de acarreaI 291 bit válido, 504 bit, 1 bits de bandera, 291 bits de estado, 250, 291 blaque, 5W borra& .sfnmrn# 61 ,bo,rrarel bit, 287 borrar, 24,120 b u k de predicción, 515
*te,
.63
u,43,481-82 c a d a de mqpritise mtatoria, 5ba cadena de ntargariiw, 437, 540 CA?d(Contrrnt Addmsable Memory: ver m m d direcxionable por
campo de wwntarios, 189 m p a de d'irefaión, 239 w p o de la 9qu&, 499 campo de modo, 2777; 2%ü canal, 104, S37 m i ~ ~ f p de, ó nI W de ka c~mputadoraMBica. 13-39 entrada/tAida, 412-33 mema* 48e3 canal a~indmim,538 carral corndn, l W , 1 3 7 - 4 0 , ~ sanal de dabe 44749 d de d i e b n , 44749 canal de 1/O, 951 -1 de memoria, 414, 4-85 canal de timp compartido, 527-29 canal de tres esiadm, 1 W canal del sidana, 529,53739 canal dobk 52960 dIBM, w-57 canal l d t s P 3 0
registro de control de d i d o n e s ) d d e r DLE (Data Link Escape, m p e de enlace de datos), 468 wácier SYN, 464 de m n h l de municaci6n,
~~
464 del registra, 59 carga diferida, 335, 339-40 carga paralela, 57 cargador de la i n i ~ ~ 6 481 n , cid0 de instniociones, 148,331-33 ddo de instrudones de la computadera, 148 ciclo de inietrupción, 163-65,4414 cido de memoria, 147 cido de reloj, 145,325 &te magnética, 409,489 cinta, 409,489 ciicuikrla de la computadora, 1 drniiterla, 23,183 .aimiit~antmetie~,112-15 h i t o combmatorio, 19 adiisis, 20 diseño del, 20 circuito de coctriminto combinatorio, 125 circuito integrado, 4345 &niiio M ~ o D ,117 drniib secumcial cronometrado, 23 Eimiito s e e r i d , 29 diselio del, 34-38 circuitos integrados digihles, 43 cIsc (Compiex btructim Set q~ombter,ver computadota can CMCS, 45 d a d o r de pdoridad, Wl codificador, 49 &digo ~ u m é r i c o 7492,409 , oddigo autrrc~mplementank,Pi ' d i g o de caracteres, 78 &digo de condiCiSn, 291 cddigo de detecci6n de emir, 92 d i g o de exrrw-3, 91-2 &ligo de Eray, 90 &digo de inséurriones, 131, 140 &ligo de aperacibn, 132, 270 &digo hexadecimai, 141, 187 obdigo ponderado, 91 ci6digm billar&, 77, 89 alfanum8h, 78 ASCU,78 BCD, 77-76 de ~ X O ~ S O3,, 91-92 detección de error, 92 Gray, 8940 abdigos decimales, 90 c o h c i a de c&, 54750 comando de control, 413 comando de estado, 413
d
o
, 413, 452
comparador de magnitud, 358 ownpiledor, 2QO qwip-e 3!B-!3 mpJemento a 2 con signo, 83 mbrefl*, a c o r h p l ~ t odel bit 287 ~ ~8elPbiv0, 119 t o wnplementq 11, 78-81 mta m, 81 mmpuertaAN0,M compuerta de acoplamiento, 54,106 -puerta h-a,
-puerta NAm, 5 6 , 9 , 1 7 compuerta MOR 56, 9,17
compuerta 05 5 6 mpwrtae 16gic%s de control, 17U oompuarl&SIogiw, 4 EQmperh4 4r computadora básica, 131 4 común, 137-33 ciclo de instru@=iones, 148, la, 267
di& del, 3Ma cwitrni de carga, 53,137 control de memoria, 225-26, 244 mbl por cimitería, 14% 22a cwrimiento mitméiico, 121-22,288,369 aobrenuio, 122 cm-dmhto cimjar,209 wnimienb lógico de memoria &tribuida, 121, 288 d m i e n t o , m-22 a, 3, CRC (Cydic RPdundarq Chedr. ver veriñacih de redundancia ddica), 462 euadroaep8gina,5W cuadros adyacentes. 13
=
cpnk~l,144-48
diagrama de flujo, 167 di& de la, 168-76 enbada/miii 1 -
*,
148 ~ ~ o n e144343,18445 e , intemipci6n, 162-65
e-, 137-168
resumen tabular, 169 aimpuiadora con conjunto reducido de instnia, m a r q u i w a paralela, 336-40 E Q T ~ S 302~ , insbywlmes, 274-75, 30607 computadora 4e wnjunto mmpiejo de inshiCFi0nes (CISC), MM2 computadora digitai, 1 comunicacih aslnarina, 525-27 comunid6ai de &tos, 461 e~municaeiónenire procesadoms, 543 c~munkaci6nA a I , 460 corlu5sISri ¿e d, 446 condici6n sin importancia, 17 wnditiom de transferencia, 293 d c t o de r e c u w , 334 conflictos en Iio q u i k t u r a paralela, ~XI mnjunto de datos, 461 ~onmutadcyde arbitraje, S51 ~pnmutadorde barras d a s , 53133 ~onmutadorde intercambio, 533 ommutador distribuido, 551 m u l t a de la tabla, 197 contqdor Kmario, 5961 con Earga paraieia, 6142 del d34-38 contad01
localiizaeidn, 1%
contador del progtama, 13KW contada d a l , 364 crmiador, 5961
decimal codiñcado en b M o , 77, M 1 declaracionms de hnsfemncia del registro, I M a r i í d h s , 108-9 mnhi condicional, 102 corrimieiito?l a
I b g k , IIM7 daodifimdor, 95-46 d-tó; 115 dependencia de l a datos,
M i p t o r del , 51&19 d d p @ r , 51&19 d e t d 6 n de cero, 292 ~ í de i error, ~ 198 . d'igrill~de bloques, 19 *ama de a p d o tiempo, 32526 diagrama de estado, KM4 diagrama de flujo para la computadora bhiea, 1 8 diagrama, de hporizadbn, 27,418 diagrama lógico, 7 digid 1 dkcción de memoria, 63,138 d i n de W o , 157 4 d & nde vwtores, 438 d i directa, 134-35, 278 dimcibai efecava, 134,278 d k c i 6 n Wca, 513 d M 4 r r piapeo, 507 d W 6 n hbblica, 189 d M 6 n virtual, 506 d k c i h , 63,138 dkionarniento indexado, 279 direceinam&to indirecio, M,246, 278 t j i d o n a p k t t o relativo, 278
d i flexible, 489 di& magnlsticD, 809.489
disoo, 409,489
e
diseña de mimi, 170-74,24445 divno la computadora básia, 1 W 6 diseño e la computadora, 4, 168-76 dispositivo,4118
dividendo, 372 divisor, 372 DMA @irrct Memoxy A-, mke acceso d i a la memoria) doble precisibn, 20T DR (Pata Register, registro de da-) dfiplex (doble) completa, 463
EKDIC (Extended BCD Interchange Codel. 92 ECL (Erni&~ou~ledLogic, Ibgia de emisor acoplado), 45 ecuaci6n de entrada, 30 EEPROM (Eleckically Erasable PROM), 67 ejecucih de un solo ciclo, 337 en &a, 408 encuesta, 436,!x2 enlam de datos, 463 enlace de parámeiro, 213
d l a d o r , 191, 195-200 entrada de carga 13739 enhda d i i i c a , 24-25 pntrada seriai, S6 entradddida, 160-63,407
familias de c i ~ i t lógica, a 44 familias lógicar digitak, 44 fase de btkqueda y carga, 14849, 166, 239 b de decodificaci6n, 148, 239 fase de ejecud6n, 148,241
FIFO (Fimt-In First-Out, &se primero en entrar, primero en salir), 428511
fiip íiop# amwsclavo, 28
borrado ashmono, 28 C.J., 27 disparado por flanco, 26 funrión de entrada, 30 tabla de d t a c i h , 28 tipos de, 2%2ó flip flap ~ k v o28 , flip fiop D,25
lIip flop disparado por flanco, 26 flip flap SR, 24 flip flop T. 26 flops, 348 flujo de datos, 321 flujo de instrucciones, 321 finmata de las insbuccirinea, 270,344 formato de 465 FOMlUN ( W h u l a TRANslatar), 188-89. fumi6n h i e a n a , 7 krnci6n de conhol, 102 funcibn Impar, 7, 93
me,
canal, 415 451 dispositivos, 47-09 inshcches, 16162 inierface, 411-13 progxadbn, 214 transferencia, 418-25 entradas de seiedón, 50 borrado selectivo, 119 e n ~ a m n i e n t ode memoria, 346 WROM (haaabk PROM), 67 equivaleda, 6 d t u r a a la memoria, 604,108 d h u a a través, 503 M h i r a al retorno, eKrikua, M,1WL
generador de paridad, W9S
habilitar entrada, 47 HDLC (FEgh-leve4 Data Link ConW, conh1 de enlace de datos de alto nivel), 469 hipemibo, 53536
503
espacio de direccbnamiento, 505 wpasio de memoria, 505 estado p-te, 2431 etiqueta, 189, 238 d u s i ó n mutua, 545
polarizado, 380 exponrnk 88, 37a expresih booleaM, 8 *te
I/O(input-Output, &se
entrada salida) I/O &lada, 414 I/O iniciada por inkrru@n, 434 I/O m a m o en memoria, 41516 110 programada, 93034 IC htegrated Cdt, circuito integrado) impresora, 408 Finario, 111-12 inmmentador, 111-12 incmnenbo, 61, 110, 115
M 6 n de m' 469 insimc&n de ~ e r odirecciones, 274 insbwión de dm direcciones, 273 Instmccib de tres d i d o n e s , 273 inslrudbn de una direccibn, 274
insku&6n Move, Zn ihstruccioneb arikdücas, a85-87 insbYnciones de control'del programa,
m 1 instrucciones ¿e corrimiito, 395-97 instrueeiwies de I/O, 161 h i r u & m de ia mmputadora, 14041,185 inrihccimei de la pila, 27475 ins-dedpdacihdeblbc,;186.8i9 inetrucciom de manipuIsci&n de da&, 284.89
i n a w m de referemia a la memoda) 154-59 inrih u i m e s
de referencia a los pesistms,
15%3
instrdones de transferencia de control,
m, 335-36
instmccheei de transferencia de datos,
283-85 insh-ud~n&iúgicas, 281939 ins&udones, 14142, 185 integraEi6n a gran -da, 44 inkgabbn a mediana -la, 44 inkgrzda a ppqueña -la, 44
htel#59 IQP,458 interblqueo por circuiterla, 333 inkcunaión de l a -dores, 52736 interface de comunicación en serie, 160 interface de I/O, 411-14 inberfaceI 412,416 inkmpción del programa, 16365,217, 297 interrupción externa, 299 interrupih interna, 299 hberrupeich por p rama, -2 in-pcih U< inbemipfibn IW,299,43542
-toa
prioridad de, 4% tipos .de,2%3m vectoriaI, 434 XOP (laput-output Prmsmr, aease procesadar de entrada salida) IR ( r d o n Register, *se registro de i n s M )
lazo del programa, 200
LC (Load Control, t x k control de carga) lectura de la memoria) 65, 108 k r a , o46,lM hguaje de máquina, 184% lenguaje de trmfemcia del registro, 1W eímhlas WICO~, 103
lenguaje ensamblador, 169-192 h g u a j a de progrmadn, 186
m (laist7h FmtOut, *iiltimo en
entrar, primero en d i) llmik de h püa, 266 llamada a la subruha, 158, 211, 295 llamada a subnitina, 211 lwalidad de rrkmck, 4% lógica de arbitraje paralela, 54143 Iogica de.coinddena'a, 492 -1 de &r acopbdo, 45 lógica ¿e entrada, 24-49 i ó g k de prioridad, 439 16gics de trahsterenba, 231 1Sgk transistor-tramistor, 44-85 LRC (Longitudinal Redundancy Check), 462
LRU G a s t Recently U d ,&se merm dentemente usado), 511, 543 LRU (uso d e n t e *) LSI (brg&
M
Integration), 44
palabra de moria), magnitud, W magnitud m s e , 83 martejo de la memwia, 511-15 manipulde c a r a c h s , 215 mantisa, 88.378 mapa de dkccione8 de memoria, 483-84, 486 mapm asociativo de conjunto, m m a p asociativo, 498 mapa directo, 499 rnapeo, 229, al, 497 matriz de la memoria, 34446 meanismo de =guro, 546 (Memory Wod, &se
memoria:
erarqtúa de la memoria, 477 flip-flop, 25
fKj ~ -1,p
m, asd
Karnaugh, mapa de, 12
a h t i v a , 489-95 auxiliar, 48649
-
CJ,al-82 a&, 4 9 M M de aieatorio, 64,#ü de lectura solamente, 65,483 dipeeEionable por contenido, 490
rc,m, w
tiempo de w, 497 virtual, 504 memoria asociativa, 489
modo inmediato, 134, 277 modo rrgistro, 277 modos de dkmcionarniento, 2h
d t u r a a través, 503 d h l ~ da -0,503 organización de circuitería, 490-95
memoria audiar, 477,-
mmoria &, 4764memoria de aczew aieatorio, 64-5,m&da de sólo lectura, #Yp 481 programación de, 6 7 tabla de verdad, 66 i i p de, 6 7 memoria d d o n a b l e p r a l e n i d o , 49ü memoria ditY~hida,527 memoria en-da,
346
memwia rnulkuerto. 530
&,m
memoria
memoria virhial, 504 *-MptaClora, 5% -6n, 226 hbinariir,293-44 forma BimWlia, 238-42 brmabs,
m
7
mi-acih AND, 116-17 s h h l o especiai, 116 -4611 de &tura, 109 mimqeracibn de lectura, 108 dmwperaci6n de mta, 109-11
miampxeci6n de suma, 1W10 mimmpración OR, lV-18 simbolo espciai, 115-16 micrmperación, 99,1W9,236.260-61 a r i W a I 1W-10 commiento, ID23 writura, 108 lectura, 108 A
16@, 115-17 hderencia del registro, 109 d~~~)peracioneg aritdticas, lüü-10
nriaooper~ de mmhiento, 120 implanbcih en circuitería, 122-23 mhmperacione @¡cap, 115-17 implairtiicih en cimiiterla, 117 lista de, 11617
m i c m p d o r , 526 mhprpgrama simbólico, 240
-
b i i o , 24M.4
control de, 2 4 3 4
ejemplo: -m,
2464.8
SlmMlim, ZYWu
dinámica, 226 MiMD (Muitiple Inslmcüon Stffam, Mdtiple Data 1-, 321,' 525 mifiuendo, 360
-m i
madera, 461
moda de supenimr, 298 modo Impldcito, 277
m o d o ~ p r r e g i s ~ , m
a u ~ ~ e n t ZTB o , M,13435, 278
implfato, 277 inddo, indirecto por registm, 277 idreato, 13435,278 inndlaio, 134-277 mgisi~obase, 280 registro, 277 relativo, m mdwi de transferencia, 430-31 d u l o de la memoria, 530 monitof, 4 8 monitor de video, 408 MOJ (Metal-Oxide Cemimnductor, &se metalddo), 44.45 MSI (MediumScale Integration), 44 hultiplexor, m2, 104 multiplimcibn matricial, 344
multiplicador, 953 multiplicando, 363 muloprwwdor, 525 arbitraje, 53743 cwmnimi6n, 593 inhmmxión, 527-36 simmhddm, w 7 m u l a p w d o r de memoria compartida, 527
mriltiprogramacibn, 480 MUX (* rnultiplmr)
n a b e binario, 535 NQR dwivo, 5 4 nomialiaacibn, 89, m 7 9 nota* infja, 267 notación piaca inversa, 2#69 ' expteiones ariiméti~as,26949 mrhEi$n Fiara, 267 n h e m binarics, 2, 72 n h e m Qon signo, 83 n ú m m decimales, 72,8647 nhmon 72-74 &cado en forma b i 75 conversih S binario 74 niimeros &, R-76 codificado en forma binaria, 74-75 c o n d ó n a binario, 74 nilmema ain s&m, 81 resta de, 8142
operacidn de enmascarar, 119-20 o p m i o r m de corrimiento, 206 optadones de la pila, 269 operasio~ies16gioe6,
m
operadmyu vecboaiah, 393
OR
eñcluslvo, 6, 117 DRG (origen, p ~ e u d o i n s ~ 6 n190, ) , 239 organW6n de canal, m 5 8 organbd6n de la mquiadora. 3 orgmhcibn de la memoria, 477 organizacih de la pila, 26144
de programa almacenado, 133 orgdmciúm general de Ios registros, orgmhci6ii -- -
w
1
Pgginao -fa de control, 226, 257-59 palabra de memoriaf 63, 1M palabra del -estado del programa, 297 palabra, paquete, 527 p a r h t m s de la subniha, 211 paeo del mensaje, 527 PC (Brograrn Counk, contador del programa) perif&im, 408 petición de canal, 495-46 petiQdn de intemipci6n, 447 pila de memoria826466 pila de registro, 26244 pib, 261 pie&, 488 primero en entrar, primero en salir, 428-3a prioridad de intmupciwia, 9 3 5 4 cadena de margaritas, 43738 en paralelo, 439-40 nitinas de programaci6n, 4 4 2 4 procesador aritmétim, 355 profesador de entrada/ealida, 850-% otparalelo, 319 proopsarniento vectoriaI, 342 m en arquitectura paralela, 319 praducto de sumas, 15 produao interno, 344 producto p a d 363,365 prodiicbo, 363
+
p p m a de inknipdbn, Zl7-19 p-ama de la subrutina, 210 programa de multipüc~ción,Zü4-W programa de srewkio, 442 pmgema fuente, 1%'
P
W obieh, 1194
programa simb6lii, 185 1 183 PW(aoham), Z8 183,435,442
-P
pwmmcibn de la computadora, 2,1# PIlOM @-ble md4y 66 proporción de acelerdn, 325-26 pnikdón de la memoria, 518 prok&n, S18 prode comunicacibn de dabas, 463 *?lo# 465-68
tPmtabo de mensaje, 467,468 orientado a bib, 468.471 orientado a wacks, W praorientado a bita, &%% proorientado a faracteres, 46.3
protwaio, 46? prueba y activamiento, W pe&, 416 pwrto de X/O, 436 p u h de control de habilikibn, 418 punto bi-no, 82 punb fijo, 82 m t a c i b n binaria, M r e p m m t d h decimal, 86-87 punto Rotante, ü8, 37781 normalizaabn, 88, 378, 382 operaciones aritméticas, 38247
ralz, 72 RAM, 63,48041 -0 de intermpabn, 439 mmwhknto mutuo, 41% 42ü-23 m p e r a c i ó n desde la püa, 263 red de computadoras, 525
=d-wredes de mnmutacih multietap, 53235 reemplazo de página, 510 regish h 280
regktro con carga paralela, 54 regisir0 de control de dkdonamienb,
m,229 regbb de c o m i m i ~ t ob i d i r e c c i i 5w&tm de corrimiento, 55 q i s t f o de cuenta de palabras, 447 regi8im de datas, 137-39 regiihu de dkdonamienbo, 137-39 registro de direoei~narniento~ 271 negislro de esiado, 632 q i s h de instrucciones, 137 mghtro dein pci611,U , i ,de l i x h a , . 2 3 3
registro de <*
4-40
registro intermedio @&r) del de la trohgfer+h. 336
~
V
registm, 59, 101 r e g i s h de la wmputadwa b & q 136, 168
O
regr
d e la mputadora, 136 i
e
~
&&mica, ~ &
mhj, a,27,102 Mimiento Mi,319 repwha;eión de data,
512
n
repraenbcih k i m a i , 86 tesiduo parcial, 372 ~
u
o 37 ,2-p
resta deehd, 392-W re~hdm BCD, 392.94
kstadm, 11Gl1 retorno de la subrutina, 211, 295% mbmo desde 1a subruüna, 296 rirsc Wked lbtniction Cet Computer, &&puladora cim donjunio reducido de ihstcu+ones), 3oM14 arquifWuh paraleIa, 33742 insWoftw, 27475, -10 rob de ciclo, 446 m65, w,24% 483 RPN W P o l i s h Notaüon, x&ae
ruteo del meiisaje, 536
nitina di @%vicio,218 tutina, 228
sistema diigital, 1 sistema numérico, ?Z &tema opxdivo, 479, 519, !i44 sobreflujo de la divisi6n, 374 &flujo de la suma, 358 flujo, 856,122 software de I/O, 434, 44142 soporte del mmpiIador, 338 SP (Stack PoinW, viIwse apuntador de la piu SS1 (SmalIsfale integratiun), 44 stlbptina, 209, 296-97 ~ubmbreflujo,379-80 subebendo, 3áü suma de productos, 15
suma de iérminos mínimos (miniMiminos), 12 sumador BCD, 389-92 sumador binario en paralelo, 110-11 sumador binario, 11041 sumador completo, 21-23, 110 sumador decirmi, 389-92 sumador en paralelo, 358-99 surnador mtador, 111 sumador y circuito 16gic0, 139, 176
sumador, 110 sumando, 360 supenrnnputadora, 347 salvar en la pña, 2 6 1 4 SaE,469 Emi6n*595
a, 488
~ecuaciaeidtl& direccionamiento, 228 w e n c i a d w 227,24649
m=penbo, 324-25, 512 rci por circuiterla,
546
ec8firil, lM-06 se1dbn de integrado, 482 sdecta~'.dedatw, S1 lmAfa10,5& semlconducior de meial-6xid0, 45 mid*lex, 4@
%h,
semisumador, 21 señal Mnaria, 4 &iaI de awrtrd, 145147 seRa1. de ti-, 145-147 señal digital, 4, 23 BefiilL 4 dguknté estado, 24,3132
m
d m h h flcos, 24-25 SIMD @M& úistruction S , Multiple Data Stream), 321, 349-50 simpla, 462 s w f i c a S 6 n pbr mapa, 11-19 h a o n h c i h (entre procesadores. 595 s i m r d z u c i h , 545
SED (Singie htruction Stream, Sin* Data S,)321 sistema de memoria compartida, W-29
tabla taracteristia, 24-26 tabla de estado, 31-32 tabla de dtaci6n, 28,35 tabla de páginas de la memoria, 507-14 bbla de páginas, 509
tabla de sfmbolm de ditabla de simboloe, 193 tabll de verdad, 5, 7, 11
193
tambor,487 tambor magn&iw, 4ü9 tarea, 325 tasa de acierto, W klado, 408
tempodmdón y cantml, 144 teorema de DeMorgan, M1 Mrmima mínimos, 12 tiempo de el 4%' tiempo de acOvari6n, 27 tiempo de retenddn, 27 tiempo de segtnentacibn, 542 tiempo t*iriscurrido, 422 t i p de datas, 71, 286' TL3 (Tmnslatim Lmk-aside Buffer, uéase bdfer de predicci6n), 515 irampa, 299 transterrncia, 156, 293 tradermda asIncrona, 414 423 transfemda d i c i o n a l , 231, 293
kmskmwia de Fanal, 106 íran&ren& de h memoria, 108 i r ~ de1 fegis-, ~ a 1M
trawhemia en bloque, 462 en tifaga, 4rE6 t r a n s f e d a entre registras, 101
unidad de conhl, 14448,ZM
unidad de pmeandento centrai, 255 unidad funcional mOltipk, 321, 327
-rt
transhmcia
pd&
54
tranafemia Mardeda, 336, W 1
&m 424
bnsmisi&l s i m n a , 4 1 tranaparenda de daW 467
m (Trdtor-Trnnsíib Loglc, *se lb$ica transispw-~isbr),4445 m -Y#
UART, 425 iiltimo en entrar, primero en d r , 281 unidad a r i b n k d&aL 387-94 unidad m i W c o I6gic. 124, 25840 unidad de coniml microprogramada, 226-27
Y
M
W
S
,
~
v e W en bsiudios, 425 w n t a n a s de tradape de pegisko, 303-05 4cdh de dundancia dcüca, 462 v d k b r de paridad, S 9 5 vematil'idad del -junto de h ~ o n e s 143.44 , W (Very-brg&cde hbegraiion), 44, 526
100 OOC :uaiantes y resronales han aprendido los principios del diseíio de iistemas digital,, j de la arqu..--tura de compuradoras con los textos de M. Morris M--. ercera edicibn de ArquHwtura de Computadoras, continúa esta tradición de amplia divulgacidn. La claridad de la presentacibn, el cuidadoso desarrollo de los principios bhsicos y la progresibn h-mi- +hcnicasavanzadas no decepcionaren a tos lecro. que esperan altos estandares de c 3or parte de Mano. vies oe
:on una actualizacibn temhtica miriuciosa, la tercera etiicion conriene un 85% de material iuevo o revisado, incluso nuevos problemas en la mayor parte de los capítulos. Los primero siete capltulos abarcan el material necesario para la comprensión de la organizacion y et diseño de computadoras, al igual que la programacibn de una computadora modelo, utilizando los componentes bhsiccls 1.0s seis ítltimos capítulos presentan la organizaciuri arquitectura de las unidades f u ~ c i i les inde dientes de la computadora digital, con énfasis en tos temas avanzados.
Caracterirt~casde k tercera edici
Un nuevo capitulo sobre procesamieriiu ue vecror y ae conou "
nuevo capilulo sobre Multiprocesadores
Dos nuevas secciones sobre arquitecturas RlSC Problemas nuevos en casi todos los capitulos. itios libros de M. Morris Mano editados tior Prsnticm Ha
miceño d@íW,-segunda edicidn (1991) igenieria Coinputacionat ( 1988) Sgica digital y diseno de computador
