hdl

2014

ESTUDIO COMPARATIVO DE LENGUAJES HDL ENTRE VERILOG VS VHDL CON FPGA Aldo Alejandro Aparicio O. [email protected] Neisser Fernando Ponluisa M.  [email protected] Escuela de Ingeniería en Electrónica Control y Redes Industriales Facultad de Informática y Electrónica Abstrac: The study of art in hardware description l anguages anguages such as VH DL and Veri l og, ar ar e l anguages anguages that all ow us to des desi gn our own di gital ci rcui ts, ts, with programmi ng in both languages languages our ai m wil l be to fi nd the easiest language for designing learning digital, maki ng a table compar compar i ng each each of the lan guages guages by the programming syntax parameters resulted giving us easier language learning Verilog for the hardware level level simul ation wil l use the Xi li nx F PGA car car d br br and. Resumen:  El estudio del arte en los lenguajes de

descripción de hardware como: VHDL y Verilog, son lenguajes que nos permiten diseñar nuestros propios circuitos digitales, con la programaciones en los dos lenguajes nuestra finalidad será de encontrar el lenguaje más fácil aprendizaje para el diseño digital, realizando un cuadro comparativo de cada uno de los lenguajes mediante los parámetros de sintaxis de  programación dándonos como resultado el lenguaje de mayor facilidad de aprendizaje a Verilog, para la  simulación a nivel de hardware usaremos la tarjeta  FPGA de marca marca Xilinx. PALABRAS CLAVE:

1.

HDL, VHDL, Verilog, FPGA.

INTRODUCCION

Los lenguajes de descripción hardware se ha incrementado en el último año con muchas mejoras en cada lenguaje, también lo ha hecho la complejidad de determinar qué idioma es mejor para el diseño digital. Muchas diseñadores aún no saben que HDL elegir entre VHDL y Verilog. Cada uno de los lenguajes tiene sus propias características, en esta investigación se tomara en cuenta

varios parámetros de comparación en la sintaxis de  programación, ayudando a definir cuál de los lenguajes VHDL o Verilog es el más fácil de aprender en el diseño digital. Para ellos hemos realizado varios tipos de  programación, desde diseños digitales básicos a diseños digitales complejos con el fin de entender el grado de dificultad de cada uno, realizando cada uno de los diseños comprobados mediante simulación en software y en hardware en la tarjeta FPGA de Xilinx Spartan 3e. Específicamente, analizamos la programación en cada lenguaje para encontrar una solución de cuál de los HDLs es el óptimo en el diseño digital, con el fin de  promover a la enseñanza del lenguaje. Desarrollaremos una tabla de comparación de los lenguajes y de ello sacaremos una conclusión final de que lenguaje es el mejor.

2. 2.1.

MARCO REFERENCIAL

HDL

Es una herramienta de diseño digital que nos permite describir las interconexiones, características, comportamientos, usos y las estructuras de los circuitos de diseño digital, usando un esquema de sintaxis o codificación de programación. En los HDLs se pueden describir el diseño de sintaxis  para las operaciones de diseño digital con diferentes niveles de abstracción, esto depende del diseñador del sistema con su capacidad de programación entres estos niveles de abstracción se enumeran a continuación: 

Nivel de conmutadores (Transistores y Cables).



Nivel de Compuertas (Compuertas lógicas, flipflop) es una descripción textual esquemática.



Nivel de flujo de datos (Flujos de datos entre registros).



Nivel algorítmico (programación de alto nivel tales como comandos, lazos y otros).

2014 2.1.1 TIPOS DE HDL a) BAJO: Palasm, Cupl, Abel. b) MEDIO: AHDL

2.2.1.1. Declaración de la Biblioteca (Library) Las bibliotecas son los recursos o paquetes que disponen en la descripción de sintaxis de programación para 2.2. VHDL (Very High Speed Integrated Circuits) realizar el diseño digital. En la librería de VHDL existen Es un conjunto de recursos que permite describir el mínimos tres paquetes de librerías diferentes que se modelado de circuito digitales con estructuras utilizan en el diseño:  jerárquicas, desde puertas lógicas hasta algoritmos de  ieee.std_logic_1164 (Esta librería define la  programación de diseño digital avanzado. extensión de los operadores logicos).  standard (Esta librería está incluida lo que no es VHDL es un lenguaje derivado del lenguaje de necesario llamarla).  programación Ada y Pascal, es un lenguaje más  work (Esta librería es donde se almacenan datos detallado que Verilog. Además es de fuerte tipificación en ejecución y al ser utilizada de esta manera no requiere codificación adicional para convertir es necesaria llamarla). explícitamente un tipo de datos a otro. El creador de VHDL se enfatizó en la semántica que eran indiscutibles 2.2.1.1. Declaración de la Entidad (Entity) y de diseño que eran fáciles de transportar de una Es la abstracción de un circuito de diseño digital desde herramienta a otra, sin diferenciar mayúsculas de las una compuerta hasta un sistema complejo digital. La minúsculas para VHDL todas las letras son iguales. entidad únicamente describe la forma externa del circuito definiendo las entradas y las salidas del diseño. Varias normas relacionadas se han desarrollado para Posee toda la información necesaria para conectar varios aumentar la utilidad del lenguaje. Cualquier diseño circuitos. Como se muestra en el siguiente ejemplo: VHDL hoy depende de al menos la norma IEEE 1164 (tipo std_logic), y muchos de ellos también dependen de entity nombre is  paquetes numéricos y matemáticos estándar. port ( port_name : signal_mode signal_tipe ;  port_name: signal_mode signal_tipe ; 2.2.1. ELEMENTOS BÁSICOS VDHL …); Entre los elementos básicos del lenguaje VHDL está endnombre; compuesto por varias entradas, salidas y la relación que existe entre ellas. En el aspecto exterior, de cuantos Una entidad puede tiene puertos:  puertos de entrada y salida tenemos, es lo que nos  Entrada on  (solo se puede leer y no se puede referimos con el nombre entity, la descripción de modificar su valor). comportamiento del diseño digital es architecture y esta  Salida out (Solo se puede escribir y nunca está asociada a una entity. Los paquetes que vamos a usar deben ser declarados al igual que el tipo de tomar decisiones). operadores, para estas declaraciones tenemos las library. (Si es  Entrada-salida inout o buffer En la siguiente imagen II.1, vamos a indicar como debe estrictamente necesario escribir sobre un ir estructurada los elementos para la codificación, en puerto a la vez que se tiene que tener en cuenta VHDL. c)

ALTO:

VDHL y Verilog.

su valor).

FIGURA II.1: Estructura del código VHDL Elaborado por: Los autores

2.2.1.3 Declaración de la Arquitectura (Architecture) Una arquitectura describe el funcionamiento de la entidad a la que hace referencia, es decir, dentro de la arquitectura tendremos que describir el funcionamiento de la entidad a la que está asociada utilizando las sentencias y expresiones propias de VHDL, con la finalidad de escribir el código de programación del diseño digital. 

Define internamente el circuito.

2014 

Señales

internas,

funciones,

procedimientos, constantes … 

La descripción de la arquitectura puede ser estructural o por comportamiento.

architecture arch_name of  entity_name is -- declaraciones de la arquitectura: -- tipos -- señales -- componentes begin -- código de descripción -- instrucciones concurrentes -- ecuaciones booleanes -- componentes process (lista de sensibilidad) begin -- código de descripción end process; end arch_name; El código VHDL propiamente dicho se escribe dentro de architecture. Cada architecture va asociada a una entity. Antes de begin se definen en las variables o señales internas que se va a necesitar para describir el comportamiento de nuestro diseño digital que vamos a  programar, definimos los tipos de señales particulares que utilizaremos y los componentes, otros circuitos ya definidos y compilados de los cuales conocemos su interfaz en VHDL (su entity). Desde begin hasta end escribiremos todas las sentencias  propias de VHDL, pero no todas pueden utilizarse en cualquier parte del código. Así pues aquellas sentencias de VHDL que tengan definido un valor para cualquier valor de la entrada (y que nosotros denominamos sentencias concurrentes) podrán ir en cualquier parte del código pero fuera de la estructura process.

2.3.

VERILOG

nivel es decir puede describir circuitos de sistemas digitales en base a compuertas, e incluso en base a transistores. Verilog permite la descripción estructural del diseño en base a componentes básicas, y descripciones más abstractas que se enfocan en la conducta del sistema. La conducta puede describirse mediante expresiones lógicas y también empleando  procedimientos. Un diseño basado en descripciones funcionales o de comportamiento puede resultar lento y de gran tamaño. Las descripciones en niveles estructurales permiten un ahorro en los circuitos lógicos  para maximizar la velocidad, minimizar el tamaño y más  bajo costo. La semántica de simulación en Verilog son más ambiguos que en VHDL. Esta ambigüedad da a los diseñadores mayor flexibilidad en la aplicación de las optimizaciones.

2.3.1. ELEMENTOS BÁSICOS DE VERILOG Las letras en negrita indican palabras reservadas de Verilog. El símbolo <> indica parámetros opcionales. a) Declaración de módulo:  Indica el inicio de la definición de módulos, es estrictamente necesaria. Sintaxis: module nombre_de_módulo <(lista_de_puertos)>; b) Declaración de puerto: Indica la dirección, ancho y nombre del puerto. Sintaxis: in/out/inout <[MSB:LSB]> nombre_de_puerto; c) Declaración de registros y wire: Indica el ancho y nombre del registro o cable. Sintáxis: reg/wire<[MSB:LSB]>nombre_de_registro/nombre  _de_cable; d) Instancias de componentes: Instancia de subbloque o compuerta. El nombre de la instancia debe ser único. Sintaxis: subbloque/nombre_módulo/compuerta nombre_instancia(lista de puertos conectividad)

Es un DHL utilizado para diseñar sistemas de diseño digital, verilog soporta el diseño, prueba e implementación de circuitos analógicos, digitales a diferentes niveles de complejidad. Posee una sintaxis similar a la del lenguaje de programación C, la mayoría e) Assign: Asignación de valores a una conexión de palabras reservadas de control como while, if entre (wire). otras son similares, posee ya predefinidos los tipos de Sintaxis: datos en representación a nivel de bit, lo que permite ser assign  nombre_de_conexion = compatibles al mezclar libremente los tipos de datos. <#delay>nombre_del_registro/nombre_de conexión; Verilog es uno de los HDL más usados que permite descripciones abstractas y representaciones en bajo

f) Cuerpo del módulo: Es el corazón del código HDL, contiene la descripción comportamental o

2014 estructural de toda la lógica combinacional y secuencial. Incluye las declaraciones always e initial, expresiones lógicas y aritméticas, los comandos case y muchos otros.

g) Declaración de fin de módulo:  Indica el fin de la definición de un módulo. Esta es estrictamente necesaria. Sintaxis: endmodule.

Semiconductor, Actel, Quicklogic, Atmel, Achronix, Mathstar.

2.4.1. ESTRUTURA INTERNA DE LA FPGA El proceso de diseño de un circuito digital utilizando una matriz lógica programable puede descomponerse en dos etapas básicas: el circuito en bloques básico,  Dividir asignándolos a los bloques configurables del dispositivo.  Conectar los bloques de la lógica mediante los conmutadores necesarios.

2.3.2. ESTRUCTURA DE DECLARACION DEL MODULO En Verilog un sistema digital es la interconexión de un conjunto de módulos. La estructura general de estos módulos es la siguiente: module (); endmodule Los argumentos del módulo pueden ser de tres tipos, estos argumentos comunicarán el interior o funcionalidad del módulo con otros elementos del propio diseño.  Input: Entradas del módulo, cuyo tipo son wire.  Output: Salidas del módulo. Dependiendo del tipo de asignación que las genere serán wire si  proceden de una asignación continua y reg si  proceden de una asignación procedural.  Inout: Son a la vez entradas y salidas.  Únicamente, son de tipo wire.

2.4 FPGA (FIEL PROGRAMMABLE GATE ARRAY) Las FPGAs fueron inventadas en el año 1984 por Ross Freeman y Bernard Vonderschmitt, co-fundadores de Xilinx. Este tipo de tarjetas son un conjunto de arreglos matriciales de bloques lógicos programables en un espacio físico, se usa para implementar circuitos de diseño digital, en esta investigación se ha usado con el fin de simular a nivel de hardware cada una de las  programaciones tanto en VHDL o Verilog. Es un dispositivo semiconductor que contiene bloques de lógica cuya interconexión y funcionalidad se puede  programar. La lógica programable puede reproducir desde funciones tan sencillas como las llevadas a cabo  por una puerta lógica o sistemas complejos. En la actualidad hay muchas empresas dedicadas a  producirlas entre estas están Xilinx, Altera, Lattice

FIGURA II.2: ARQUITECTURA INTERNA DE LA FPGA (XILINX) AUTOR: FPGA:

NOCIONES BASICAS DE IMPLEMENTACIÓN  – 

M. L. LÓPEZ VALLEJO Y J. L. AYALA RODRIO

Para ello el fabricante proporciona las herramientas de diseño adecuadas. Los elementos básicos constituyen de una FPGA como las de Xilinx se pueden ver en la Figura II.2 y son las siguientes: 1. Bloques Lógicos: La estructura y contenido se denomina arquitectura. Hay muchos tipos de arquitecturas, que varian principalmente en complejidad (desde una simple puerta hasta módulos más complejos o estructuras tipo PLD). Suelen incluir biestables para facilitar la implementación de circuitos secuenciales. Otros módulos de importancia son los bloques de entrada/salida. 2. Recursos de interconexión: Cuya estructura y contenido se denomina arquitectura de rutado. 3. Memoria RAM, que se carga durante el RESET  para configurar bloques y conectarlos. Por supuesto, no todas las FPGA son iguales. Dependiendo del fabricante nos podemos encontrar con diferentes soluciones. Las FPGAs que existen en la actualidad en el mercado se pueden clasificar como  pertenecientes a cuatro grandes familias, dependiendo de

2014 la estructura que adoptan los bloques lógicos que tengan definidos. Las cuatro estructuras se pueden ver en la Figura II.3, sin que aparezcan en la misma los bloques de entrada/salida. 1. Matriz simétrica, como son las de XILINX 2. Basada en canales, ACTEL 3. Mar de puertas, ORCA 4. PLD jerárquica, ALTERA o CPLDs de XILINX. En concreto, para explicar el funcionamiento y la estructura básica de este dispositivo programables sólo se considerarán las distintas familias de XILINX.

Tabla 3.1. Programación del ejercicio VHDL library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity inicio2 is Port ( a,b,c: in  STD_LOGIC; M,L : out STD_LOGIC); end inicio2; architecture Behavioral of  inicio2 is begin M<= ((a or b)and(not c)) ; L<= c ; end  Behavioral;

VERILOG module inicio2 ( input a,b,c, output M,L); assign M= (a | b) &(~c); assign L=c; endmodule

3.2. Se desea diseñar un sumador completo con

multiplexores de 2x1 y el menor número de compuertas. Tabla 3.2. Programación de un Demultiplexor VHDL

FIGURA III.3: ARQUITECTURA INTERNA DE LOS TIPOS DE FPGA AUTOR: FPGA: NOCIONES BASICAS DE IMPLEMENTACIÓN  –  M. L. LÓPEZ VALLEJO Y J. L. AYALA RODRIO

Este tipo de tarjetas FPGA está siendo muy utilizados en varios campos de la ingeniería como en: Alarmas, Arcos de seguridad de bancos, Climatización de autobuses, Comunicaciones por fibra óptica, Conducción Automática de Trenes, Control industrial, Control de instalaciones eléctricas, Electrónica de potencia, Electrónica espacial, Electrónica submarina, Electrónica aplicada a hoteles, Enclavadores Eléctricos, Ensayo de materiales, Equipos de medicina y radiología, etc.

3.

EJEMPLOS DE PROGRAMACIÓN VHDL Y VERILOG

Se realizaran ejemplos en VHDL y Verilog para conocer su sintaxis y así luego poder determinar cuál de los lenguajes es el más fácil aprendizaje, dichos ejemplos se muestran en las siguientes tablas : 3.1. Programar la siguiente operación de compuertas lógicas en VHDL y Verilog. M= (a+b) c L= c

library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity inicio2 is Port ( C,O: in STD_LOGIC; SELEC: IN STD_LOGIC_VECTOR(1 DOWNTO 0); R,CA: out STD_LOGIC); end inicio2; architecture Behavioral of  inicio2 is begin  proceso:process (C,O,SELEC) BEGIN IF O= '1' THEN if selec ="00" then R<=C; CA<='0'; elsif  selec ="01" then R<=NOT C; CA<=C; elsif selec ="10" then R<=NOT C; CA<=C; else R<=C; CA<='1'; end if; END IF; end process proceso;

VERILOG

module Sucmux(a,b,c,r,s,c0); input [1:0] r ; input a,b,c; output s,c0; reg s,c0; always@(r or a or b or c) case (r) 2'b00: begin s= c; c0=0; end 2'b01: begin s=~c; c0=c; end 2'b10: begin s=~c; c0=c; end 2'b11: begin s=c; c0=1; end endcase; endmodule

2014 end  Behavioral; CODIGO

3.3. Diseñe un contador binario de tres bits de números impares, use para el efecto cualquier tipo de flip  –  flop. Tabla 3.3. Programación del Ejercicio

VHDL

VERILOG

LIBRARY IEEE; module USE IEEE.STD_LOGIC_1164.ALL; conta3bits( input ENTITY FFIMPAR IS a,b,c,clk,reset, PORT(CLK,A,B,C : IN STD_LOGIC; output reg RESET: IN STD_LOGIC; da,db,dc); DA,DB,DC: OUT STD_LOGIC); always @ (posedge clk or END FFIMPAR; ARCHITECTURE  BEHAVIORAL posedge reset) OF FFIMPAR IS if  (reset) begin da<= a^ b; BEGIN PROCESS (CLK) db<= ~  b; dc<= 1; BEGIN IF (CLK'EVENT AND CLK='1') end THEN else begin IF RESET='1' THEN da<= a; DA<=(A AND (NOT B)) OR  ((NOT db<= b; A) AND B); dc<= c; DB<=(NOT B); end DC<='1'; endmodule ELSE DA<=A; DB<=B; DC<=C; END IF; END IF; PARAMETRO VHDL VERILOG END PROCESS; Se necesita declararlas  No necesitan LIBRERÍAS END BEHAVIORAL; de manera obligatoria declararse que ya se  para que pueda ser ejecutada las líneas de código.

SOFTWARE

HARDWARE

ejecutan automáticamente sin necesidad de declararse. Se utilizó el mismo software ISE Design suite 14.7 para la programación y para la simulación se usa una herramienta llamada isim que está incluida en el software. Fácil instalación, manipulación y aprendizaje. Entrenador de Xilinx FPGAs Spartan 3E Starter Board compatible con ambos lenguajes. Fácil de utilizar en ambos lenguajes.

SIMULACIÓN

TIEMPO DE SIMULACIÓN

Se necesita más líneas Se necesita menos de código para la líneas de códigos para resolución del diseño la resolución del digital a resolver. mismo diseño digital Estudiando su debido a que el estructura, lenguaje es más comportamiento y abstracto. dividiéndolos en Es de fácil  pequeños procesos se aprendizaje debido a obtendrá la resolución que es una derivación de este diseño de del lenguaje C. manera fácil y rápida. Ya que vienen Está basado en incluido dentro de la derivaciones de los misma arquitectura en lenguajes ADA y este caso llamado Pascal. „module (modulo)‟ en Es necesita declarar la donde se realiza el entidad y la desarrollo del diseño. arquitectura del Presenta dos formas diseño digital a de asignar valores. desarrollar de manera. Posee 2 formas de Presenta una sola generar eventos o forma de asignar  pulsos de reloj a valores. travez de la palabra Posee una forma de reservada del generar eventos o  programa “Posedge y  pulsos de reloj a  Negedge” través de la palabra Se pueden declarar reservada del módulos y  programa “Event”. submodulos. Se pueden declarar  procesos y funciones. Se puede observar el Se puede observar el comportamiento del comportamiento del diseño en distintos diseño en distintos instantes de tiempo. instantes de tiempo. Fácil de manipular los Fácil de manipular datos de entrada y los datos de entrada y salida del diseño. salida del diseño. Se utilizó el mismo Se utilizó el mismo sistema CAD para la sistema CAD para la simulación en ambos simulación en ambos lenguajes. lenguajes. Debido a que lleva Debido a que lleva más código para la menos código para la solución de un diseño solución de un mismo digital así mismo su diseño digital así tiempo de simulación mismo su tiempo de va a aumentar pero en simulación va a  pequeños ms. disminuir pero en  pequeños ms.

4.

RESULTADOS

4.1. VHDL vs VERILOG En esta parte de la investigación presentamos la tabla entre los dos lenguajes. Tabla 3.3. VHDL vs Verilog

2014 4.2. Resultado Después de analizar parámetros de sintaxis cada de lenguaje como: Líneas de codificación, simulación, librerías, tipos de datos, tipados, sensibilidad,  preferencia, concluidos este cuadro estadístico:

5.



CUADRO DE RESUMEN DE LOS AUTORES 100 80 60



40 VHDL

20 0

 …    e    n    s    a     d     ó    i    i    s    c    r    a     l    a    e    r    e    u     b    i    n     í    L    L    m    i

   S

   s     d    a    o    a    i    c    t     d    a     l    i    n    e    i    D    r    i     f    e    o     b    s    p    n    e    i    T    e    R    S

VERILOG 



FIGURA V.10: Cuadro Estadístico VHDL vs VERILOG Autor: Los Autores

Media Aritmética





  ̅   ∑        ̅   VHDL ̅    ̅ 



VERILOG

̅    ̅  CUADRO DE RESUMEN DE LA MEDIA ARITMÉTICA DE LOS AUTORES. 80 60

VHDL

40

VERILOG

20 0 AUTORES

FIGURA V.11: Cuadro Estadístico VHDL vs VERILOG Autor: Los Autores

El Estudio comparativo de los lenguajes de descripción de hardware, nos permitió conocer que hay muchas nuevas tecnologías que en varios países están en pleno auge en el diseño digital, en nuestra investigación analizamos el uso de las tarjetas FPGA y su programación para configurarlas son los lenguajes VHDL y Verilog. Esta nueva tecnología se está usando en muchas aplicaciones en donde se necesita que trabajen a una mejor velocidad como por ejemplo: en aeronáutica, biomédica, sistemas de control, etc... Con esta investigación y las prácticas de  programación de los lenguajes VHDL y Verilog  permitieron tener un mejor conocimiento en diseño digital con la ayuda de la tarjeta FPGA. Las prácticas permitirán tener conocimientos  básicos de esta nueva tecnología de las tarjetas FPGA, desarrollando sus propios diseños digitales que les ayudara para aplicar en el ámbito profesional y así generar nuevas aptitudes en la tendencia tecnológica que apunta en esos rumbos. Mediante los fundamentos teóricos de  programación en VHDL y Verilog se pudo elegir cuál de los dos lenguajes es más fácil de  programar y cual tiene menor código de  programación, como resultado a la investigación es Verilog que su base de programación es C, que permiten entender de una mejor manera el diseño digital debido a que todo ingeniero electrónico conoce programación en C.

6.





CONCLUCIONES

RECOMENDACIONES Las tarjetas de FPGA es una nueva tecnología que debe ser explotada en varios campos aplicativos de la Ingeniería Electrónica y todo Ingeniero Electrónico debe estar involucrado en los nuevos avances tecnológicos que se están dando en el mundo, con el fin de mejorar en el ámbito profesional de las nuevas tecnologías. Se debe incluir la asignatura de sistemas digitales avanzado, como materia propia de la malla de estudio, bebido que todo ingeniero Electrónico debe conocer por lo menos un lenguaje de descripción de hardware con la

2014 finalidad de encaminarse a los nuevos avances tecnológicos en el uso de las tarjetas FPGA. 

Se debe tener conocimientos básicos, de  programación en C y sistemas digitales, recomendándoles que empiecen programado en Verilog.

BIBLIOGRAFÍA 7. 1. Brown, Stephen y Vranesic, Zvonko. Fundamentos de lógica digital con diseño VHDL. Mexico : McGraw-Hill Interamericana, 2006. 2. Sanchez-Elez, Marco. Introducción a la  programacion en VHDL. Madrid, España : s.n. P8, P9, P10. 3. Lozano, Pelegrín Camacho. VHDL orientado a  sintesis en FPGAs. Malaga : Departamento de Tecnologiá Electrónica, 2012. P17 - P31. 4. L´O, M. López Vallejo; J. L. Ayala Rodrigo.  FPGA: Nociones básicas e Implementación.

Madrid - españa : Departamento de Ingeniería Electrónica, 2004. P4 - P6. 5. Cristian Sisterna, MSc.  FPGAs. Mexico : s.n. P7 - P11; 35-37. 6. Scalvinoni, Eduardo Boemo. Microelectrónica.  Estado del Arte de la Tecnología FPGA. Unión Europea : s.n., 2005.

5. Wikibooks. es.wikibooks.org. Programación en Verilog- Elementos básicos del lenguaje. [En línea] 30 de 10 de 2013. [Citado el: 16 de 12 de 2013.] http://es.wikibooks.org/wiki/Programaci%C3% B3n_en_Verilog/M%C3%B3dulos.

9.

AUTORES

Aldo Alejandro Aparicio Olmedo ([email protected]).  Nace el 30 de Enero de 1988 en la ciudad de Esmeraldas. Egresado de la Escuela de Ingeniería Electrónica en Control y Redes Industriales, sus estudios primarios los realizó en la Escuela Fiscal Mixta “Patria Gonzales de Márquez”, la secundaria en el Colegio Técnico Fiscomisional “Monserñor  Ángel Barbisotti” Bachiller Tecnico Industrial en Electricidad.

 Neisser Fernando Ponluisa Marcalla ([email protected]). WEBGRAFÍA 8.  Nace el 29 de octubre de 1988 1. dspace.ups. Introducción al diseño digital en la ciudad de Santo Domingo utilizando Lenguaje Descriptivo de Hardware de los Colorados. Verilog. [En línea] Egresado de la Escuela de Ingeniería Electrónica en http://dspace.ups.edu.ec/bitstream/123456789/40 Control y Redes Industriales, sus estudios primarios /7/Capitulo1.pdf. los realizó en la Escuela Fiscal Mixta “Dr. Alfredo 2. VHLD, Lenguaje de Descripción de Baquerizo Moreno”, la secundaria en el Colegio Hardware. iele-ab. [En línea]  Nacional Mixto “Santo Domingo de los Colorados” http://oretano.ieleBachiller en Físico Matemático. ab.uclm.es/~miniesta/intro%20hdl.pdf. P2, P9, P10. 3. Noelia, Reinaldo. http://www.blogger.com/profile/0980821863917 461511 Mis Blogs. [En línea] 06 de 12 de 2007. [Citado el: 20 de 12 de 2013.] http://reinaldonoelia-fpga.blogspot.com/. P1. …………….……. ………………….. 4. Microsistemas, Consorcio Mexicano de. Ing. Janeth Arias Ing. Wilson Baldeón http://www.cmm.org.mx/. Tecnología FPGA. [En línea] 2012. [Citado el: 20 de 12 de 2013.] http://www.cmm.org.mx/index.php/microsistem as/tecnologia-fpga.

2014

……………….….

…….…………….

Aldo Aparicio O.

Neisser Ponluisa M.