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Tarea N°3Taller de electrónica-PLL digital José Quintanilla Acevedo
[email protected] Ingeniería en Mecatrónica, Universidad de Talca, Chile
Resumen — En el siguiente documento se dará conocer
el desarrollo de la tercera tarea del curso Taller de electrónica de Ingeniería en Mecatrónica En ésta se ha implementado un qPLL digital, explicando previamente las transformaciones usadas y su desarrollo, actividad que será realizada íntegramente en el simulador PSIM.
determina el ángulo de fase de la red con el cual se realimenta el bloque de transformación dq.
Palabras Clave — PSIM, PSIM, PLL, Transformada
Park, Sincronización. I. I NTRODUCCIÓN Los sistemas de generación basados en fuentes renovables han experimentado un fuerte desarrollo, donde la sincronización de este tipo de fuentes a la red de suministro eléctrico es uno de los aspectos más importantes. El método a simular desarrollado en este documento se basa en la técnica Phase Locked-Loop (PLL). La técnica PLL se puede definir como un método que permite la obtención de una señal de salida de igual frecuencia y fase a partir de una señal de entrada. Por lo mencionado los esquemas más básicos de control y switcheo para convertidores de conmutación forzada necesitan PLLs para obtener señales limpias sin retraso respecto de la red.
Fig. 1. Estructura general método de detección de fase basado en PLL trifásico en coordenadas dq.
Funcionalmente el qPLL se constituye de 3 componentes: un detector de fase (PD por su sigla en inglés); un filtro (generalmente uno de tipo pasa bajo); y un oscilador controlado (VCO por su sigla en inglés).
Fig. 2. Diagrama básico PLL.
El PD compara la fase de la señal periódica de entrada con la fase del oscilador, la medida resultante – asociada asociada a la diferencia de fase entre las dos señales – es es filtrada En términos generales un PLL se puede entender como para posteriormente ser sometida al VCO. El control del un mecanismo en el que una señal sigue a otra, es decir, VCO cambia la frecuencia de modo de reducir la un PLL permite obtener una señal de salida con igual diferencia de fase entre la señal de entrada y la señal de frecuencia y fase que la señal de entrada con la cual es salida. alimentado. Se debe suponer que el PD es lineal y que su salida (V d) Un esquema de PLL ampliamente utilizado se presenta es proporcional a la diferencia entre los ángulos y o en Figura 1. Como se observa, existe un módulo (ángulo de salida), esto debido a lo siguiente: transformador en el cual las tensiones en coordenadas abc son transformadas a un sistema de referencia Como se mencionó que las tensiones en coordenadas abc estacionario bidimensional (coordenadas αβ ); ); luego las se transforman a un sistema de referencia rotatorio dq, variables resultantes son transformadas a un sistema de esto es posible posible gracias a la transformada de Park que es referencia rotatorio ( dq). La tensión de eje directo en de la siguiente forma: coordenadas dq, V , es comparada con una referencia V igual a cero. La comparación ingresa a un (1) controlador, usualmente PI, del cual se obtiene la frecuencia de la red. A partir de la frecuencia se
II. PHASE LOCK LOOPS (PLL)
∗
*+
2
La transformada de Park presentada en (1) es utilizada como detector de fase en el PLL digital, la cual es realimentada con la salida . Por lo tanto, la componente en cuadratura ( q) de la transformada entrega como resultado en cada instante:
* +
̂̂( ) ̂( )
Asumiendo como entradas en coordenadas abc:
Donde es la amplitud de la señal de entrada.
̂ [ ] ̂
Trabajando la expresión (2) en conjunto con las entradas , a partir de identidades trigonométricas, es posible encontrar que, al implementar la expresión digitalmente, en cada instante de muestreo:
Si se considera pequeña la diferencia entre las posiciones, la expresión anterior se puede expresar como:
Por lo tanto la señal es una señal de error entre la fase de la señal de entrada y la salida del PLL, de manera similar se puede usar la componente directa de la transformada de Park , obteniendo también una señal de error.
Fig. 3. Diagrama de un qPLL.
A continuación se presenta la forma en que se implementará el diagrama de bloques de la figura 3 en el software PSIM, tomando en cuenta que las señales de entrada serán definidas por una fuente trifásica de 50 Hz, luego a éstas se les sumará una señal random representativa del ruido, para luego ser muestreadas por un ZOH a 10KHz e ingresar estas señales a un bloque C llamado qPLL el cual albergará códigos y operaciones del detector de fase, el filtro digital, el controlador PI y el VCO, por último, al generarse el ángulo de salida en el bloque qPLL se generaran 2 nuevas salidas desfasadas para luego evaluarlas con un bloque COSENO con el fin de obtener 3 señales normalizadas en fase con las señales de entrada.
Si se consideran condiciones industriales donde las señales a sincronizar tienen ruido o distorsión, la implementación digital programada en ambos algoritmos (usando d o q) necesita de al menos un filtro digital pasa bajo de primer orden en la salida del detector de fase, esto será tomado en cuenta en la actividad presentada a continuación.
III. ACTIVIDAD Considerando el diagrama de bloques de un qPLL (fig. 3) utilizado para sincronizar un rectificador con el voltaje de la red en el cual se conecta. Suponiendo que el voltaje de la red de 50Hz y se tiene un 10% de ruido (se usarán fuentes random en PSIM para simular el ruido).
Fig. 4. Diagrama del qPLL implementado en PSIM.
A continuación se presentará y desarrollará de manera secuencial el código incluido en el bloque qPLL. En primer lugar se declara las variables a usar, esto en la sección Variable/Function definitions :
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[ ]
#include
#include double a=0,b=0, c=0; double double double double double double
pi=3.14159265359; alpha = 0.6; kp=4; Ts=0.0001; Ti=0.001; W=2*pi*50;
double double double double double double
qa=0, qb=0, qc=0; qk=0; uFILTRO; uFILTRO1; uPI; VCO=0;
Para el detector de fase se debe calcular la componente en cuadratura de la transformada de Park la cual se puede observar en la ecuación 2, el resultado del bloque de detector de fase en en tiempo actual se guarda en la variable qk . a= in[0];//recibir entrada b= in[1]; c= in[2]; //se calcula la componente en cuadratura qa=(2*a/3)*(-sin(VCO)); qb=(2*b/3)*(-sin(VCO - (2*pi)/3)); qc=(2*c/3)*(-sin(VCO + (2*pi)/3)); qk= qa + qb + qc;
Para el filtro digital hay que guiarse por la función de transferencia que está disponible en la figura 3 (teniendo en cuenta que el valor de debe ser un número positivo menor a 1), la cual se expresa como sigue:
[ ]
Para obtener su salida U filtro ante la entrada se debe realizar lo siguiente:
Desarrollando se puede llegar a la siguiente expresión en el plano Z.
Para utilizar la última expresión en el código, se pasa al plano discreto temporal quedando siguiente algoritmo:
Lo cual queda definido en la siguiente línea de código: uFILTRO=uFILTRO + alpha*(qk-uFILTRO);
Para el controlador PI, ya es conocida su forma en el plano discreto temporal desde tareas anteriores, pero cabe recordar que la entrada a este bloque como en la mayoría de los algoritmos PI, será una señal de error la cual es provista por la componente en cuadratura tal como se mencionó en las ecuaciones 3 y 4, con la particularidad que esta señal de error está filtrada, teniendo claro esto se presenta el código representativo del bloque PI del qPLL. uPI=uPI+ uFILTRO*kp*(1+Ts/Ti)+FILTRO1*kp; uFILTRO1=uFILTRO;
Como se sabe que el algoritmo PI necesita del error pasado se guarda el valor del error anterior en la variable uFILTRO1. En último lugar se debe definir en el código la acción del bloque VCO
La entrada a este bloque viene dada por , valor que se define como la suma de la salida del controlador PI y la frecuencia de salida deseada definida previamente como en la declaración de variables, quedando:
Para expresar la salida del bloque VCO ante la entrada se tiene que:
Reordenando y desarrollando se puede llegar a:
Llevando esta última expresión al plano discreto temporal: Es ahora entonces donde se puede llevar el bloque VCO a la siguiente línea de código:
4 VCO= VCO + Ts*(oPI+W);
Por último se escribe la salida del algoritmo qPLL la cual corresponde al VCO direccionándola hacia la salida del bloque C, se aprovecha a la vez de generar a partir de la salida individual otras dos salidas, agregando el desfase de 120 grados.
cual resulta la figura 8 en donde se compara, la señal de entrada y la salida del qPLL, observándose un seguimiento en fase y amplitud.
out[0]=VCO; //Sal sincronizada VA out[1]=VCO-(2*pi)/3;//Sal. sincr. VB out[2]=VCO+(2*pi)/3;//Sal. sincronizada VC
IV. SIMULACIÓN Y R ESULTADOS En la figura 5 se puede apreciar el tipo de distorsión agregada a cada una de las fases, es un ruido grande el cual ronda en valores comprendidos entre -22 y +22 V, con lo cual se probará el algoritmo qPLL el cual tendrá la misión de sincronizarse a la señal a pesar de la distorsión.
Fig. 6. Señal de entrada trifásica con ruido.
Fig. 7. Señal normalizada y sincronizada en fase de salida.
Fig. 5. Tipo de ruido agregado a las señales en PSIM.
Luego de agregar el ruido la señal trifásica es entregada al algoritmo qPLL siendo previamente muestreada a 10 KHz, llegando en primer lugar al detector de fase donde se calculará el la diferencia de fase entre la señales de la figura 6 y la figura 7. Se puede observar entonces en la figura 7, la salida del algoritmo qPLL la cual en el tiempo 0.01 s, logra seguir a la señal original, cabe mencionar que la señal de salida está normalizada entre los valores -1 y 1 con respecto a la señal de entrada, señales que frecuentemente son usadas en los comparadores para realizar distintos tipos de modulación en convertidores, pero, para una mejor apreciación de la sincronía de las señales, la salida se amplificará por medio de una ganancia de 220 V (Asumiéndolo como el voltaje de fase de entrada), con lo
Fig. 8. Señales montadas para comparación.
V. CONCLUSIONES Con el desarrollo de esta actividad se pudo conocer de manera básica el comportamiento y usos de un PLL, concepto que desde hace muchos años es usado en el ámbito de las telecomunicaciones y la electrónica en general. Se pudo conocer además la importancia de las
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técnicas PLL en la sincronización de convertidores integrados a la red eléctrica. Un PLL ideal debe proveer una rápida sincronización entre la señal de entrada y salida, debiendo ser inmune a ruido, armónicas de orden superior, desbalances y otros tipos de distorsiones, en particular el qPLL presentado en este documento está considerado para distorsiones simples como el ruido presentado, pudiendo regular de manera intuitiva la respuesta dinámica a través de una buena sintonización del controlador PI interno, lo cual fue hecho en el transcurso de la actividad. Por último se puede mencionar que fue una actividad para revisar conceptos de filtros digitales, implementación de algoritmos digitales como también darse cuenta por medio de la búsqueda de información de una gran cantidad de algoritmos PLL y de sincronización en general, donde cada uno tiene distintas prestaciones y aplicaciones.
IV. R EFERENCIAS [1]
Baier C.R, ―Taller de electrónica – Unidad II (2016).
[2] Xiao-Qiang GUO, Phase locked loop and synchronization methods for grid-interfaced converters: a review (2011) [3]
Simulación en PSIM, ―José Quintanilla‖(2016 ). https://www.dropbox.com/s/neei60rz59rxgac/TAREA_3_ Quintanilla.psimsch?dl=0
