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Université Mouloud MAMMERI Tizi-Ouzou Département informatique Du 22/01/2014 au 28/01/2014
TP N°1 de VHDL
Binôme : AYACHE Karima HAFID Salim
Master 1 RMSE Groupe n°1
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Le circuit logique à étudier Le rapport se déroulera sur l‟étude d‟un circuit logique donné. Cette étude se devise en deux parties : La partie théorique qui se résume dans la présentation de la table de vérité et les équations logiques de ce circuit. La partie pratique consiste à faire une simulation dans le langage VHDL en traduisant la table de vérité et les équations logiques en code source VHDL. Enfin établir une comparaison pour confirmer ou infirmer les résultats obtenus dans la partie théorique.
I )
L a par ti e thé or ique :
Le circuit logique donné est composé de trois portes logiques : 1) La première est une porte XOR qui prend deux entrées A et B et qui produit en sortie un
signal qu‟en surnomme Y. 2) La deuxième porte est une porte NOR qui prend deux entrées Y et C et qui produit R en sortie. 3) La troisième est une porte NAND qui prend trois entrées Y, R et D et produit S en sortie. Définition de la fonction logique XOR : la fonction XOR (ou exclusif) est un opérateur logique de l‟algèbre de Boole. À deux opérandes , qui peuvent avoir chacun la valeur 1 ou 0 (vrai ou faux), il produit en sortie un résultat qui a lui-même les valeurs 1 ou 0 (vrai ou faux). Son symbole est un plus dans un cercle « ». La table de vérité de la fonction XOR est : A
B
A XOR B
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Définition de la fonction logique NOR : la fonction logique NOR (NON-OU) est un
opérateur logique de l‟algèbre de Boole. À deux opérandes, qui peuvent avoir chacun la valeur 1ou 0 (vrai ou faux), il produit un résultat qui a lui-même la valeur 1 ou 0 (vrai ou faux). La table de vérité de la fonction NOR est :
A
B
A NOR B
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Définition de la fonction logique NAND : la fonction logique NAND (NON-ET) est une
opération de l‟algèbre de Boole. À deux opérandes, qui peuvent avoir chacun la valeur de 1ou 0 (vrai ou faux), il produit un résultat qui a lui-même la valeur de 1ou 0 (vrai ou faux). La table de vérité de la fonction NAND est : A
B
A NAND B
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Les deux lois de De Morgan :
1) La négation de la conjonction de deux propositions est équivalente à la disjonction des négations des deux propositions, ce qui signifie non (A et B) est (non A) ou (non B).
2) La négation de la disjonction de deux propositions est équivalente à la conjonction des négations des deux propositions, ce qui signifie que non (A ou B) est (non A) et (non B).
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1) La table de vérité correspondante au circuit donné : A
B
C
D
R
S
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La table de vérité contient 16 lignes car on a 4 variables, c e les cas possible que peut prendre les entrées A, B, C et D.
qui nous permet d‟étudier tous
2) Les équations logiques de ce circuit sont :
R = (A
B) + C = (A
B) . C = (A . B + A . B ) . C
le résultat obtenu est simplifié en utilisant les simplifications suivantes : a) la 2ème loi de De morgon qui est A+B = A . B b) la propriété de XOR A
S=(A
B) . (A
S = (A
B) + (A
S=1 le résultat suivantes :
B = (A . B + A . B )
B) + C . D = (A
B) + (A
B) + C + D
B) + C + D = 1 + C + D = 1 + D obtenu est simplifiés en utilisant les simplifications algébriques
a) la 1ère loi de De Morgan A . B = A + B b) la simplification algébrique que A = A
c) deux propriétés de OR A + A = 1 et 1 + A = 1
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3) Les signaux résultants aux sorties R et S sont déduits de la table de vérité et des équations logiques .Ils sont représentés dans la figure suivante (hypothèse):
Fig.-1) Représentation des signaux résultants aux sorties S et R.
I I ) la partie prati que : III)
1)
1) Les deux programmes en VHDL :
Le programme VHDL en utilisant l’équation logique :
library IEEE; use IEEE.STD_LOGIC_1164.all; entity circuit is port( A : in STD_LOGIC; B : in STD_LOGIC; C : in STD_LOGIC; D : in STD_LOGIC; S : out STD_LOGIC; R : out STD_LOGIC ); end circuit; architecture circuitarchi of circuit is begin S<= 1; R <= not( (A xor B) or C); end circuitarchi;
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Le programme VHDL en utilisant la table de vérité :
library IEEE; use IEEE.STD_LOGIC_1164.all; entity circuit is port( A : in STD_LOGIC; B : in STD_LOGIC; C : in STD_LOGIC; D : in STD_LOGIC; S : out STD_LOGIC; R : out STD_LOGIC ); end circuit; architecture circuitarchi of circuit is begin S<= '1'; R<= (not A and not B and not C) or (A and B and not C); end circuitarchi; 2) Génération des signaux de sorties S et R du circuit après l’exécution du programme avec les signaux d’entrées (A, B, C, D) a) : En utilisant l’équation logique :
(Fig.-2) le
graphe obtenu après exécution du programme en VHDL en utilisant l‟équation logique
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b) : En utilisant la table de vérité :
(Fig.-3) le graphe obtenu après exécution du programme en VHDL en utilisant la table de vérité
Les graphes obtenus après l‟exécution des deux programmes sont identiques. Dans les deux graphes S vaut 1 quel que soit le signal des entrées A, B, C et D. R vaut 1 dans les cas (A=0, B=0, C=0) et (A=1, B=1, C=0) et vaut 0 pour les autres cas. On trouve que ces résultats sont les mêmes que ceux qui sont proposés dans la partie théorique d‟où leurs confirmation. 3) Le programme VHDL où les entrées sont le bus à 4 fils E(3:0) et les sorties sont le bus à 2 fils S(1:0) 3.1) En utilisant la table de vérité : Table de vérité : E 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111
S 11 11 10 10 10 10 10 10 10 10 10 10 11 11 10 10
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Programme VHDL:
library IEEE; use IEEE.STD_LOGIC_1164.all; entity circuit is port( E : in STD_LOGIC_VECTOR(0 to 3); S : out STD_ LOGIC_VECTOR(1 downto 0) ); end circuit; architecture circuitarchi of circuit is begin S<= “11” when (E=”0000” or E=”0001” or E=”1100” or E=”1101”) else
“10”; end circuitarchi;
(Fig.-3) le graphe obtenu après exécution du programme en VHDL en utilisant la table de vérité le bus E(3 :0) comme entrée et le bus S(1 :0) comme sortie 3.2) En utilisant la fonction logique
library IEEE; use IEEE.STD_LOGIC_1164.all; entity circuit is port( E : in STD_LOGIC_VECTOR(0 to 3); S : out STD_ LOGIC_VECTOR(1 downto 0) ); end circuit; architecture circuitarchi of circuit is begin S(0)<= not( E(0) xor E(1)) and not E(2); S(1)<= „1‟; end circuitarchi;
(Fig.-4) le graphe obtenu après exécution du programme en VHDL en utilisant la fonction logique avec le bus E(3 :0) comme entrée et le bus S(1 :0) comme sortie
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Les graphes obtenus après l‟exécution des deux programmes sont identiques. Dans les deux graphes S vaut 11 dans les cas (E=0000), (E=0001), (E=1100) et (E=1101) et vaut 10 pour les autres cas. On trouve que ces résultats sont les mêmes que ceux qui sont obtenus dans la première partie de la partie pratique, d‟où la confirmation de l‟hypothèse de la partie théorique. Conclusion :
Ce TP nous a permet d‟ étudier le circuit donné en utilisant deux méthodes :
Dans l‟une les entrées et les sorties sont réalisées avec un seul fil, par contre dans l‟autre les entrées sont un bus à quatre fils et les sorties sont un bus à deux fils. On a déduit que la deuxième méthode est plus pratique et plus facile que ce soit dans le coté programmation du circuit ou dans la lecture des graphes.
